專利名稱：存儲器的負載平衡架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明為一種負載平衡架構(gòu)，尤指一種存儲器的負載平衡架構(gòu)。
背景技術(shù)：
在一般非揮發(fā)性存儲器(nonvolatile memory)架構(gòu)中，為了使參考磁性穿隧接面(Reference Magnetic Tunneling Junction，Reference MTJ)不致因制程漂移的因素而與單元磁性穿隧接面(Cell MTJ)阻值相差太多，常將參考磁性穿隧接面(Reference MTJ)置于兩組單元磁性穿隧接面陣列(Cell MTJ array)中間，而讀取時則利用感測放大器(Sense Amplifier，SA)將所選取到的單元磁性穿隧接面與參考Cell MTJ作比較，以讀取出存放于單元Cell MTJ的數(shù)據(jù)。
請參閱圖1，其為一常用的存儲器負載平衡架構(gòu)的示意圖，在該架構(gòu)中，感測放大器11的參考(Ref)輸入端接有兩個開關(guān)MRefH，MRefL，分別接至高電位參考線(High state Reference Line)和低電位參考線(Low state Reference Line)，以提供作參考電壓或參考電流用；而單元(Cell)輸入端則接有M個開關(guān)，分別接至M條位元線(Bitline)。以M＝64為例，該感測放大器11兩輸入端Ref，Cell所連接的開關(guān)負載即相差32倍，使得該感測放大器11在讀取數(shù)據(jù)時，因兩輸入端Ref，Cell充放電時間不同，而使得讀取速度變慢，且讀取的數(shù)據(jù)也可能判斷錯誤。
請參閱圖2，其為另一常用的存儲器負載平衡架構(gòu)的示意圖，其為Motorola的US6,711,068專利。該架構(gòu)具有一上半部位元線區(qū)域BLT0-BLT31與一下半部位元線區(qū)域BLB0-BLB31，行解碼器220具有N通道晶體管234、N通道晶體管235、及N通道晶體管236。
行解碼器222左半部具有多個晶體管，例如晶體管238、239、240及位于晶體管239與240之間的晶體管(圖中未示)。
N通道晶體管244的源極耦接于一參考電壓端以接收一第一高參考電壓，柵極耦接于一控制信號TRE(Top Reference Enable)，漏極耦接于該第一數(shù)據(jù)線41。N通道晶體管246的源極耦接于一參考電壓端以接收一第二高參考電壓，柵極耦接于一控制信號BRE(Bottom Reference Enable)，漏極耦接于該第一數(shù)據(jù)線237。N通道晶體管264的源極耦接于一參考電壓端以接收一第一低參考電壓，柵極耦接于控制信號TRE，漏極耦接于該行解碼器222的一第四數(shù)據(jù)線263。N通道晶體管266的源極耦接于一參考電壓端以接收一第二低參考電壓，柵極耦接于控制信號BRE，漏極耦接于該第四數(shù)據(jù)線263。
多工開關(guān)模組232包含多個N通道晶體管272、274、276、278、282、284、286、288、292、294、296、298。
在操作上，每一條位元線BLT0-BLT15，BLT16-BLT31，BLB0-BLB15，BLB16-BLB31皆耦接于一存儲器子陣列行(圖中未示)。假設(shè)要存取左上方存儲器子陣列的一特定行，例如BLT1，則晶體管235將導通，而BLT1上的數(shù)據(jù)將傳送至該第一數(shù)據(jù)線237，且控制信號TRE將被啟動，而該高參考位元線與該低參考位元線上的數(shù)據(jù)將分別傳送至該第二數(shù)據(jù)線241與該第四數(shù)據(jù)線。因為只有一個子陣列被啟動，故晶體管238、239、240及晶體管260、261、262并不會導通。假定耦接于該第一數(shù)據(jù)線237、該第二數(shù)據(jù)線241、該第三數(shù)據(jù)線251及該第四數(shù)據(jù)線263的開關(guān)數(shù)量相同，則該架構(gòu)上的電容是平衡的。
感測放大器224的三個輸入與導線270、280、290具有相等的開關(guān)接面(4個)，并維持彼此之間的電容平衡。晶體管272、274、276、278的負載經(jīng)由晶體管282、284、286、288的負載而取得平衡，亦經(jīng)由晶體管292、294、296、298的負載而取得平衡。因為該第一數(shù)據(jù)線237、該第二數(shù)據(jù)線241、該第三數(shù)據(jù)線251及該第四數(shù)據(jù)線263彼此之間完全平衡，且該多工開關(guān)模組232的架構(gòu)完全平衡，故來自任何位元線及其對應的高參考信號與低參考信號，能以完全平衡的方式傳送至感測放大器224。
由上可知，該專利將存儲器分為四個存儲器子陣列，并利用開關(guān)將每個子單元的開關(guān)各接至一個高或低的參考單元開關(guān)(Reference cell Switch)，并利用一個三輸入的感測放大器來作讀取，使得感測放大器的三個輸入端的負載均為存儲器子陣列之開關(guān)加上一個參考單元開關(guān)的數(shù)目，而達到感測放大器各輸入端負載平衡的目的，但此架構(gòu)必須將存儲器分為四個存儲器子陣列，且操作較為復雜。
請參閱圖3，其是又一常用的存儲器負載平衡架構(gòu)的示意圖，其為IBM的US6,269,040專利。該架構(gòu)包含兩個存儲器單元行子陣列342、344，兩個開關(guān)單元341、343、兩個感測放大器346、348，及兩個連接單元345、347。每個子陣列包含多個存儲器單元行與兩個參考單元行。例如第一子陣列342包含多個存儲器單元行CLA、CLB、CLC、CLD與兩個參考單元行CL0、CL1。參考單元行CL1具有多個參考單元，每一參考單元具有值”1”(亦即較高電阻)，且參考單元行CL0具有多個參考單元，每一參考單元具有值”0”(亦即較低電阻)。
除了該第二開關(guān)單元343的參考開關(guān)與該第二感測放大器348的輸入線間的連接外，第二子陣列344與第二開關(guān)單元343的結(jié)構(gòu)相同于該第一子陣列342與該第一開關(guān)單元341。
在解碼信號R1的控制下，該第一連接單元345能進行電連接，因此一傳導路徑經(jīng)由該第一連接單元345而形成，該傳導路徑位于該參考單元行CL1的一選取參考單元與該參考單元行CL’0的一選取參考單元之間。因此，值”1”與值”0”被加總以提供該參考值(亦即平均值”1/2”)至該第一及第二感測放大器346、348的負輸入端。類似地，該第二連接單元347可加總分別來自該參考單元行CL0及該參考單元行CL’1的選取參考單元的值”0”及值”1”，一旦傳導路徑形成且具有邏輯值”0”及”1”的電流被加總時，該第一及第二感測放大器346、348除或均分該加總電流，因此每一感測放大器皆接收到平均(亦即中電位”1/2”)電流。
由上可知，該專利將存儲器分為左右兩個子單元陣列，而參考單元也增為兩組，并采用兩個感測放大器作讀取，并利用中間的開關(guān)，使得每個感測放大器讀取時的負載均相同，來達到平衡感測放大器輸入端負載的目的。但此架構(gòu)實施時需要兩個感測放大器，且中間的開關(guān)使得感測放大器的輸入端負載無法相當平衡。
因此申請人有鑒于已知技術(shù)的缺點，發(fā)明出“存儲器的負載平衡架構(gòu)”，用以改善上述常用手段的缺點。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種存儲器，具有比已知技術(shù)更簡單的架構(gòu)。
根據(jù)上述構(gòu)想，本發(fā)明提供一種存儲器，其包含一感測放大器，具有一單元輸入端及一參考輸入端；一第一子陣列，經(jīng)由一第一開關(guān)耦接于該單元輸入端，并經(jīng)由一第二開關(guān)耦接于該參考輸入端；一第二子陣列，經(jīng)由一第三開關(guān)耦接于該單元輸入端，并經(jīng)由一第四開關(guān)耦接于該參考輸入端；以及一參考單元陣列，耦接于該第二開關(guān)與該第四開關(guān)之間，并耦接至該參考輸入端。
如所述的存儲器，該第一子陣列包含N個開關(guān)與多個存儲器單元。
如所述的存儲器，該第一開關(guān)連接于該第二開關(guān)。
如所述的存儲器，該第一開關(guān)與該第二開關(guān)例如是晶體管。
如所述的存儲器，該第二子陣列包含N個開關(guān)與多個存儲器單元。
如所述的存儲器，該第三開關(guān)連接于該第四開關(guān)。
如所述的存儲器，該第三開關(guān)與該第四開關(guān)為晶體管。
如所述的存儲器，該參考單元陣列包含二個開關(guān)與多個參考單元。
如所述的存儲器，這些參考單元包含多個高電位參考單元及多個低電位參考單元。
如所述的存儲器，當該第一子陣列被讀取時，該第二子陣列的這些開關(guān)經(jīng)由該第四開關(guān)電連接于該參考輸入端。
如所述的存儲器，當該第二子陣列被讀取時，該第一子陣列的這些開關(guān)系經(jīng)由該第二開關(guān)電連接于該參考輸入端。
如所述的存儲器，更包含二個耦接于該單元輸入端的虛設(shè)開關(guān)。
根據(jù)上述構(gòu)想，本發(fā)明另提供一種存儲器，其包含一感測放大器，具有一單元輸入端及一參考輸入端；一第一子陣列，經(jīng)由一第一開關(guān)耦接于該單元輸入端，并經(jīng)由一第二開關(guān)耦接于該參考輸入端；一第二子陣列，經(jīng)由一第三開關(guān)耦接于該單元輸入端，并經(jīng)由一第四開關(guān)耦接于該參考輸入端；一第三子陣列，經(jīng)由一第五開關(guān)耦接于該單元輸入端，并經(jīng)由一第六開關(guān)耦接于該參考輸入端；一第四子陣列，經(jīng)由一第七開關(guān)耦接于該單元輸入端，并經(jīng)由一第八開關(guān)耦接于該參考輸入端；一第一參考單元陣列，經(jīng)由一第一控制開關(guān)耦接于該第一開關(guān)、該第三開關(guān)及該單元輸入端，并經(jīng)由一第二控制開關(guān)耦接于該第二開關(guān)、該第四開關(guān)及該參考輸入端；以及一第二參考單元陣列，經(jīng)由一第三控制開關(guān)耦接于該第五開關(guān)、該第七開關(guān)及該單元輸入端，并經(jīng)由一第四控制開關(guān)耦接于該第六開關(guān)、該第八開關(guān)及該參考輸入端。
如所述的存儲器，該第一子陣列包含N個開關(guān)與多個存儲器單元。
如所述的存儲器，該第一開關(guān)連接于該第二開關(guān)。
如所述的存儲器，該第二子陣列包含N個開關(guān)與多個存儲器單元。
如所述的存儲器，該第三開關(guān)連接于該第四開關(guān)。
如所述的存儲器，該第一參考單元陣列包含二個開關(guān)與多個參考單元。
如所述的存儲器，該第三子陣列包含N個開關(guān)與多個存儲器單元。
如所述的存儲器，該第五開關(guān)并聯(lián)于該第六開關(guān)。
如所述的存儲器，該第四子陣列包含N個開關(guān)與多個存儲器單元。
如所述的存儲器，該第七開關(guān)并聯(lián)于該第八開關(guān)。
如所述的存儲器，該第二參考單元陣列包含二個開關(guān)與多個參考單元。
如所述的存儲器，當該第一子陣列被讀取時，該第二子陣列的這些開關(guān)經(jīng)由該第四開關(guān)電連接于該參考輸入端，且該第二參考單元陣列的該二個開關(guān)經(jīng)由該第三控制開關(guān)電連接至該單元輸入端。
如所述的存儲器，當該第二子陣列被讀取時，該第一子陣列的這些開關(guān)經(jīng)由該第二開關(guān)電連接于該參考輸入端，且該第二參考單元陣列的該二個開關(guān)經(jīng)由該第三控制開關(guān)電連接至該單元輸入端。
如所述的存儲器，當該第三子陣列被讀取時，該第四子陣列的這些開關(guān)系經(jīng)由該第八開關(guān)電連接于該參考輸入端，且該第一參考單元陣列的該二個開關(guān)系經(jīng)由該第一控制開關(guān)電連接至該單元輸入端。
如所述的存儲器，當該第四子陣列被讀取時，該第三子陣列的這些開關(guān)系經(jīng)由該第六開關(guān)電連接于該參考輸入端，且該第一參考單元陣列的該二個開關(guān)系經(jīng)由該第一控制開關(guān)電連接至該單元輸入端。


圖1是常用的存儲器負載平衡架構(gòu)的示意圖。
圖2是另一常用的存儲器負載平衡架構(gòu)的示意圖。
圖3是又一常用的存儲器負載平衡架構(gòu)的示意圖。
圖4是本發(fā)明第一較佳實施例的存儲器負載平衡架構(gòu)的示意圖。
圖5是本發(fā)明第二較佳實施例的存儲器負載平衡架構(gòu)的示意圖。
圖6是本發(fā)明第三較佳實施例的存儲器負載平衡架構(gòu)的示意圖。
具體實施例方式
請參閱圖4，其是本發(fā)明的第一較佳實施例的存儲器負載平衡架構(gòu)的示意圖。該架構(gòu)將存儲器陣列分成位于左下方的第一子陣列421、位于右下方的第二子陣列422、位于左上方的第三子陣列423及位于右上方的第四子陣列424，其中每一子陣列的存儲器單元數(shù)量皆相同，且下方有一第一參考單元陣列425，而上方有一第二參考單元陣列426。此外，該架構(gòu)還包含一感測放大器41，該感測放大器41具有一單元輸入端Cell及一參考輸入端Ref。圖4的每一子陣列的存儲器單元數(shù)量較佳地相同，但依據(jù)實際電路需求，每一子陣列的存儲器單元數(shù)量也可以不同。
該第一子陣列421包含N個開關(guān)M11-M1N與多個存儲器單元D，該第二子陣列422包含N個開關(guān)M1(N+1)-M1(2N)與多個存儲器單元D，該第三子陣列423包含N個開關(guān)M21-M2N與多個存儲器單元D，而該第四子陣列424包含N個開關(guān)M2(N+1)-M2(2N)與多個單元D。該第一參考單元陣列425包含二個開關(guān)M1RefH，M1RefL與多個參考單元H，L，而該第二參考單元陣列426包含二個開關(guān)M2RefH，M2RefL與多個參考單元H，L。
該第一子陣列421經(jīng)由一第一開關(guān)S1耦接于該單元輸入端Cell，并經(jīng)由一第二開關(guān)S2耦接于該參考輸入端Ref。該第二子陣列422經(jīng)由一第三開關(guān)S3耦接于該單元輸入端Cell，并經(jīng)由一第四開關(guān)S4耦接于該參考輸入端Ref。該第三子陣列423經(jīng)由一第五開關(guān)S5耦接于該單元輸入端Cell，并經(jīng)由一第六開關(guān)S6耦接于該參考輸入端Ref。該第四子陣列424經(jīng)由一第七開關(guān)S7耦接于該單元輸入端Cell，并經(jīng)由一第八開關(guān)S8耦接于該參考輸入端Ref。該第一參考單元陣列425經(jīng)由一第一控制開關(guān)S9耦接于該第一開關(guān)S1、該第三開關(guān)S3及該單元輸入端Cell，并經(jīng)由一第二控制開關(guān)S10耦接于該第二開關(guān)S2、該第四開關(guān)S4及該參考輸入端Ref。而該第二參考單元陣列426經(jīng)由一第三控制開關(guān)S11耦接于該第五開關(guān)S5、該第七開關(guān)S7及該單元輸入端Cell，并經(jīng)由一第四控制開關(guān)S12耦接于該第六開關(guān)S6、該第八開關(guān)S8及該參考輸入端Ref。利用上述架構(gòu)，使該感測放大器41在動作時，該單元輸入端Cell與該參考輸入端Ref的負載能相同，且能使得負載減半。
因為該第一參考單元陣列425的實體位置位于該第一子陣列421與該第二子陣列422之間，而該第二參考單元陣列426的實體位置位于該第三子陣列423與該第四子陣列424之間，故當讀取的位址在該第一子陣列421中的話，則該第二子陣列422的這些開關(guān)M1(N+1)，M1(2N)經(jīng)由該第四開關(guān)S4電連接于該參考輸入端Ref，且該第二參考單元陣列426的該二個開關(guān)M2RefH，M2RefL經(jīng)由該第三控制開關(guān)S11電連接至該單元輸入端Cell。
當讀取的位址在該第二子陣列422中的話，該第一子陣列421的這些開關(guān)M11，M1N經(jīng)由該第二開關(guān)S2電連接于該參考輸入端Ref，且該第二參考單元陣列426的該二個開關(guān)M2RefH，M2RefL經(jīng)由該第三控制開關(guān)S11電連接至該單元輸入端Cell。
當讀取的位址在該第三子陣列423中的話，該第四子陣列424的這些開關(guān)M2(N+1)，M2(2N)經(jīng)由該第八開關(guān)S8電連接于該參考輸入端Ref，且該第一參考單元陣列425的該二個開關(guān)M1RefH，M1RefL經(jīng)由該第一控制開關(guān)S9電連接至該單元輸入端Cell。
而當讀取的位址在該第四子陣列424中的話，該第三子陣列423的這些開關(guān)M21，M2N經(jīng)由該第六開關(guān)S6電連接于該參考輸入端Ref，且該第一參考單元陣列425的該二個開關(guān)M1RefH，M1RefL經(jīng)由該第一控制開關(guān)S9電連接至該單元輸入端Cell。
經(jīng)由上述電路運作模式，使得每次讀取時，該感測放大器41的該參考輸入端Ref及該單元輸入端Cell的負載均為N+2個開關(guān)負載，且該單元輸入端Cell的負載能減少一半。
請參閱圖5，其是本發(fā)明第二較佳實施例的存儲器負載平衡架構(gòu)的示意圖。該架構(gòu)將存儲器陣列分成位于左方的第一子陣列521及位于右方的第二子陣列522，其中每一子陣列的存儲器單元數(shù)量皆相同，且該第一子陣列521與該第二子陣列522之間設(shè)置有一參考單元陣列523。此外，該架構(gòu)還包含一感測放大器51，該感測放大器51具有一單元輸入端Cell及一參考輸入端Ref。上述的每一子陣列的存儲器單元數(shù)量較佳地相同，但依據(jù)實際電路需求，每一子陣列的存儲器單元數(shù)量也可以不同。
該第一子陣列521包含N個開關(guān)M1-MN與多個存儲器單元D，而該第二子陣列522包含N個開關(guān)M(N+1)-M(2N)與多個存儲器單元D。該參考單元陣列523包含二個開關(guān)M1RH，M1RL與多個參考單元H，L，而該感測放大器51的該單元輸入端Cell則固定接二個與該參考單元陣列523的這些開關(guān)M1RH，M1RL相同負載的虛設(shè)開關(guān)M2RH，M2RL。
該第一子陣列521經(jīng)由一第一開關(guān)S1耦接于該單元輸入端Cell，并經(jīng)由一第二開關(guān)S2耦接于該參考輸入端Ref。而該第二子陣列522經(jīng)由一第三開關(guān)S3耦接于該單元輸入端Cell，并經(jīng)由一第四開關(guān)S4耦接于該參考輸入端Ref。該參考單元陣列523耦接于該第二開關(guān)S2與該第四開關(guān)S4之間，并耦接至該參考輸入端Ref。
因為該參考單元陣列523的實體位置位于該第一子陣列521與該第二子陣列522之間，故當讀取的位址在該第一子陣列521中的話，則該第二子陣列522的這些開關(guān)M(N+1)，M(2N)經(jīng)由該第四開關(guān)S4電連接于該參考輸入端Ref。而當讀取的位址在該第二子陣列522中的話，該第一子陣列521的這些開關(guān)M1，MN經(jīng)由該第二開關(guān)S2電連接于該參考輸入端Ref。
經(jīng)由上述電路運作模式，使得每次讀取時，該感測放大器51的該參考輸入端Ref及該單元輸入端Cell的負載均為相同(N個開關(guān)負載)。
請參閱圖6，其是本發(fā)明第三較佳實施例的存儲器負載平衡架構(gòu)的示意圖。該架構(gòu)將存儲器陣列分成位于左方的第一子陣列621及位于右方的第二子陣列622，其中每一子陣列的存儲器單元數(shù)量皆相同，且該第一子陣列621與該第二子陣列622之間設(shè)置有一參考單元陣列623。此外，該架構(gòu)更包含一感測放大器61，該感測放大器61具有一單元輸入端Cell及一參考輸入端Ref。上述的每一子陣列的存儲器單元數(shù)量較佳地相同，但依據(jù)實際電路需求，每一子陣列的存儲器單元數(shù)量也可以不同。
該第一子陣列621包含N個開關(guān)M1-MN與多個存儲器單元D，而該第二子陣列622包含N個開關(guān)M(N+1)-M(2N)與多個存儲器單元D。該參考單元陣列623包含二個開關(guān)M1RH，M1RL與多個參考單元H，L。
該第一子陣列621經(jīng)由一第一開關(guān)S1耦接于該單元輸入端Cell，并經(jīng)由一第二開關(guān)S2耦接于該參考輸入端Ref。而該第二子陣列622經(jīng)由一第三開關(guān)S3耦接于該單元輸入端Cell，并經(jīng)由一第四開關(guān)S4耦接于該參考輸入端Ref。該參考單元陣列623耦接于該第二開關(guān)S2與該第四開關(guān)S4之間，并耦接至該參考輸入端Ref。
因為該參考單元陣列623的實體位置位于該第一子陣列621與該第二子陣列622之間，故當讀取的位址在該第一子陣列621中的話，則該第二子陣列622的這些開關(guān)M(N+1)，M(2N)經(jīng)由該第四開關(guān)S4電連接于該參考輸入端Ref。而當讀取的位址在該第二子陣列622中的話，該第一子陣列621的這些開關(guān)M1，MN經(jīng)由該第二開關(guān)S2電連接于該參考輸入端Ref。
圖6的存儲器負載平衡架構(gòu)并不使用單定接于該單元輸入端的虛設(shè)開關(guān)，而其余動作則同圖5的架構(gòu)，使用圖6的架構(gòu)可使該感測放大器61的該單元輸入端Cell與該參考輸入端Ref間的負載僅相差該參考單元陣列623的參考開關(guān)M1RH，M1RL的負載，而一般參考開關(guān)的負載與該第一子陣列621及該第二子陣列622的開關(guān)的負載比較之下相當小，因此仍可達到負載平衡的效果，且此架構(gòu)有操作較為簡單的優(yōu)點。
綜上所述，本發(fā)明的存儲器具有比已知技術(shù)更簡單的架構(gòu)，有效改善已知技術(shù)的缺點。
本發(fā)明可由熟悉本技術(shù)領(lǐng)域者任施匠思而為諸般修飾，然皆不脫如附申請專利范圍所欲保護范圍。
權(quán)利要求
1.一種存儲器，其包含一感測放大器，具有一單元輸入端及一參考輸入端；一第一子陣列，經(jīng)由一第一開關(guān)耦接于該單元輸入端，并經(jīng)由一第二開關(guān)耦接于該參考輸入端；一第二子陣列，經(jīng)由一第三開關(guān)耦接于該單元輸入端，并經(jīng)由一第四開關(guān)耦接于該參考輸入端；以及一參考單元陣列，耦接于該第二開關(guān)與該第四開關(guān)之間，并耦接至該參考輸入端。
2.如權(quán)利要求1所述的存儲器，其特征在于，該第一子陣列包含N個開關(guān)與多個存儲器單元；該第一開關(guān)系連接于該第二開關(guān)；及/或該第一開關(guān)與該第二開關(guān)為晶體管。
3.如權(quán)利要求1所述的存儲器，其特征在于，該第二子陣列包含N個開關(guān)與多個存儲器單元；該第三開關(guān)連接于該第四開關(guān)；及/或該第三開關(guān)與該第四開關(guān)為晶體管。
4.如權(quán)利要求1所述的存儲器，其特征在于，該參考單元陣列包含二個開關(guān)與多個參考單元，而這些參考單元可包含多個高電位參考單元及多個低電位參考單元。
5.如權(quán)利要求1所述的存儲器，其特征在于，當該第一子陣列被讀取時，該第二子陣列的這些開關(guān)經(jīng)由該第四開關(guān)電連接于該參考輸入端；及/或當該第二子陣列被讀取時，該第一子陣列的這些開關(guān)經(jīng)由該第二開關(guān)電連接于該參考輸入端。
6.如權(quán)利要求1所述的存儲器，其特征在于，還包含二個耦接于該單元輸入端的虛設(shè)開關(guān)。
7.一種存儲器，其包含一感測放大器，具有一單元輸入端及一參考輸入端；一第一子陣列，經(jīng)由一第一開關(guān)耦接于該單元輸入端，并經(jīng)由一第二開關(guān)耦接于該參考輸入端；一第二子陣列，經(jīng)由一第三開關(guān)耦接于該單元輸入端，并經(jīng)由一第四開關(guān)耦接于該參考輸入端；一第三子陣列，經(jīng)由一第五開關(guān)耦接于該單元輸入端，并經(jīng)由一第六開關(guān)耦接于該參考輸入端；一第四子陣列，經(jīng)由一第七開關(guān)耦接于該單元輸入端，并經(jīng)由一第八開關(guān)耦接于該參考輸入端；一第一參考單元陣列，經(jīng)由一第一控制開關(guān)耦接于該第一開關(guān)、該第三開關(guān)及該單元輸入端，并經(jīng)由一第二控制開關(guān)耦接于該第二開關(guān)、該第四開關(guān)及該參考輸入端；以及一第二參考單元陣列，經(jīng)由一第三控制開關(guān)耦接于該第五開關(guān)、該第七開關(guān)及該單元輸入端，并經(jīng)由一第四控制開關(guān)耦接于該第六開關(guān)、該第八開關(guān)及該參考輸入端。
8.如權(quán)利要求7所述的存儲器，其特征在于，該第三子陣列包含N個開關(guān)與多個存儲器單元；該第五開關(guān)并聯(lián)于該第六開關(guān)；及/或該第四子陣列包含N個開關(guān)與多個存儲器單元。
9.如權(quán)利要求7所述的存儲器，其特征在于，該第七開關(guān)并聯(lián)于該第八開關(guān)；及/或該第二參考單元陣列包含二個開關(guān)與多個參考單元。
10.如權(quán)利要求7所述的存儲器，其特征在于，當該第一子陣列被讀取時，該第二子陣列的這些開關(guān)經(jīng)由該第四開關(guān)電連接于該參考輸入端，且該第二參考單元陣列的該二個開關(guān)經(jīng)由該第三控制開關(guān)電連接至該單元輸入端；當該第二子陣列被讀取時，該第一子陣列的這些開關(guān)經(jīng)由該第二開關(guān)電連接于該參考輸入端，且該第二參考單元陣列的該二個開關(guān)經(jīng)由該第三控制開關(guān)電連接至該單元輸入端；當該第三子陣列被讀取時，該第四子陣列的這些開關(guān)經(jīng)由該第八開關(guān)電連接于該參考輸入端，且該第一參考單元陣列的該二個開關(guān)經(jīng)由該第一控制開關(guān)電連接至該單元輸入端；及/或當該第四子陣列被讀取時，該第三子陣列的這些開關(guān)經(jīng)由該第六開關(guān)電連接于該參考輸入端，且該第一參考單元陣列的該二個開關(guān)經(jīng)由該第一控制開關(guān)電連接至該單元輸入端。
全文摘要
本發(fā)明為一種存儲器，其包含一感測放大器，具有一單元輸入端及一參考輸入端；一第一子陣列，經(jīng)由一第一開關(guān)耦接于該單元輸入端，并經(jīng)由一第二開關(guān)耦接于該參考輸入端；一第二子陣列，經(jīng)由一第三開關(guān)耦接于該單元輸入端，并經(jīng)由一第四開關(guān)耦接于該參考輸入端；以及一參考單元陣列，耦接于該第二開關(guān)與該第四開關(guān)之間，并耦接至該參考輸入端。
文檔編號G11C7/04GK1988032SQ20051000353
公開日2007年6月27日 申請日期2005年12月23日 優(yōu)先權(quán)日2005年12月23日
發(fā)明者林志升, 張嘉伯, 林展瑞 申請人:財團法人工業(yè)技術(shù)研究院