專利名稱：可從復(fù)用方式切換到非復(fù)用方式的半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，具體地說(shuō)，涉及可進(jìn)行復(fù)用方式的有無(wú)的切換的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
近年中的半導(dǎo)體集成電路的微細(xì)化·高集成化技術(shù)的進(jìn)展日新月異，存儲(chǔ)裝置的大容量化·大規(guī)模化顯著。與之伴隨，應(yīng)處理比特?cái)?shù)也增大，因此，地址端子以及數(shù)據(jù)輸入輸出端子等中必要的端子數(shù)也有增大的傾向。
以前，例如采用通過(guò)復(fù)用方式共用端子等來(lái)防止端子數(shù)的增加的方式。
特開平11-306796號(hào)公報(bào)中，公開了地址復(fù)用方式，并公開了在列側(cè)及行側(cè)分時(shí)地共用地址端子的半導(dǎo)體存儲(chǔ)裝置。另外，該公報(bào)中還公開了通過(guò)削減測(cè)試機(jī)側(cè)采用的地址端子，分時(shí)地輸入地址，在不會(huì)增加測(cè)試機(jī)側(cè)的端子數(shù)的情況下可有效率地執(zhí)行測(cè)試的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)。
另一方面，特開平9-73772號(hào)公報(bào)中，公開了不共用地址端子，通過(guò)地址端子和數(shù)據(jù)輸入輸出端子的復(fù)用方式防止端子數(shù)的增大的半導(dǎo)體存儲(chǔ)裝置。
但是，采用實(shí)現(xiàn)該公報(bào)中記載的地址端子和數(shù)據(jù)輸入輸出端子的共用的復(fù)用方式的半導(dǎo)體存儲(chǔ)裝置時(shí)，即使端子共用，處理的信息的種類中，地址信號(hào)和數(shù)據(jù)信號(hào)完全不同，例如晶片測(cè)試中執(zhí)行該半導(dǎo)體存儲(chǔ)裝置的測(cè)試時(shí)，與不是復(fù)用方式的傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置(以下，也稱為非復(fù)用方式)比較，外部指令系統(tǒng)變得非常復(fù)雜，測(cè)試機(jī)側(cè)中必需設(shè)置與非復(fù)用方式的半導(dǎo)體存儲(chǔ)裝置完全不同的測(cè)試程序及測(cè)試治具。即，不能采用傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置即非復(fù)用方式用的測(cè)試機(jī)，采用該方式時(shí)的測(cè)試機(jī)非常昂貴，產(chǎn)生試驗(yàn)成本顯著增加的問題。

發(fā)明內(nèi)容
本發(fā)明為解決上述的問題而提出，目的是提供即使在采用實(shí)現(xiàn)地址端子和數(shù)據(jù)輸入輸出端子共用的復(fù)用方式的半導(dǎo)體存儲(chǔ)裝置中，也可切換到非復(fù)用方式的構(gòu)成的半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，具備具有矩陣狀集成配置的多個(gè)存儲(chǔ)單元的存儲(chǔ)陣列；與外部之間進(jìn)行信號(hào)收發(fā)的接口電路；第1模式時(shí)在接口電路和外部之間進(jìn)行地址信號(hào)及數(shù)據(jù)信號(hào)的輸入輸出的收發(fā)中采用的復(fù)用焊點(diǎn)；根據(jù)輸入接口電路的地址信號(hào)，對(duì)存儲(chǔ)陣列的選擇存儲(chǔ)單元進(jìn)行訪問的地址選擇電路；第2模式時(shí)與復(fù)用焊點(diǎn)獨(dú)立地輸入地址信號(hào)的地址焊點(diǎn)。接口電路包含切換電路，當(dāng)?shù)?模式時(shí)在復(fù)用焊點(diǎn)和地址選擇電路之間連接，當(dāng)?shù)?模式時(shí)在地址焊點(diǎn)和地址選擇電路之間連接。
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置設(shè)有，與第1模式時(shí)進(jìn)行地址信號(hào)及數(shù)據(jù)信號(hào)的輸入輸出的收發(fā)中采用的復(fù)用焊點(diǎn)獨(dú)立，在第2模式時(shí)輸入地址信號(hào)的地址焊點(diǎn)，并包含與切換地址選擇電路之間的連接的切換電路。從而，響應(yīng)用戶的要求，可簡(jiǎn)易地進(jìn)行設(shè)計(jì)變更，例如，采用測(cè)試機(jī)測(cè)試時(shí)，可進(jìn)行采用試驗(yàn)成本低的測(cè)試機(jī)的測(cè)試。
從參照?qǐng)D面理解的本發(fā)明的以下詳細(xì)說(shuō)明可明白本發(fā)明的上述及其他目的、特征、方面及優(yōu)點(diǎn)。


圖1是本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的概略方框圖。
圖2是本發(fā)明實(shí)施例1的地址緩沖器的電路結(jié)構(gòu)圖。
圖3是本發(fā)明實(shí)施例1的信號(hào)生成部及數(shù)據(jù)緩沖器的電路的一部分的說(shuō)明圖。
圖4是本發(fā)明實(shí)施例1的切換控制信號(hào)生成電路的電路結(jié)構(gòu)圖。
圖5A及5B是非A/D-MUX模式的動(dòng)作波形圖。
圖6A及6B是A/D-MUX模式的動(dòng)作波形圖。
圖7是本發(fā)明實(shí)施例2的切換控制信號(hào)生成電路的電路結(jié)構(gòu)圖。
圖8是本發(fā)明實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置中內(nèi)置的PROM的概略圖。
具體實(shí)施例方式
以下，參照?qǐng)D面詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。同一或相當(dāng)部分附上同一符號(hào)，其說(shuō)明省略。
實(shí)施例1參照?qǐng)D1，本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)裝置1具備具有(未圖示)矩陣狀集成配置的多個(gè)存儲(chǔ)單元MC的存儲(chǔ)陣列5；根據(jù)來(lái)自地址緩沖器20的內(nèi)部地址信號(hào)，激活與行側(cè)的存儲(chǔ)單元行對(duì)應(yīng)設(shè)置的字線WL的X解碼器10；控制與列側(cè)的存儲(chǔ)單元列對(duì)應(yīng)設(shè)置的位線BL和寫驅(qū)動(dòng)器/讀出放大器30的連接的Y門電路25；根據(jù)來(lái)自地址緩沖器20的內(nèi)部地址信號(hào)，控制Y門電路的Y解碼器15；根據(jù)地址焊點(diǎn)(端子)輸入的地址信號(hào)，生成內(nèi)部地址信號(hào)的地址緩沖器20；接受從地址數(shù)據(jù)復(fù)用焊點(diǎn)(端子)輸入的地址/數(shù)據(jù)信號(hào)的輸入后緩沖處理并輸出，或接受寫驅(qū)動(dòng)器/讀出放大器30輸出的讀出數(shù)據(jù)信號(hào)的輸入后向地址數(shù)據(jù)復(fù)用焊點(diǎn)輸出的數(shù)據(jù)緩沖器35；輸出用于控制裝置1的控制信號(hào)等的控制部40。另外，本例中存儲(chǔ)單元是所謂的閃速存儲(chǔ)器。另外，圖1中各表示了一個(gè)與存儲(chǔ)單元行對(duì)應(yīng)設(shè)置的字線WL、與存儲(chǔ)單元列對(duì)應(yīng)設(shè)置的位線BL以及與它們對(duì)應(yīng)的存儲(chǔ)單元MC的一例。
本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)裝置1具有可切換非復(fù)用方式和復(fù)用方式的功能。具體地，具有可切換地址信號(hào)和數(shù)據(jù)信號(hào)對(duì)地址焊點(diǎn)及數(shù)據(jù)焊點(diǎn)分別獨(dú)立輸入的非復(fù)用方式(以下，也稱為非A/D-MUX模式)和采用地址數(shù)據(jù)復(fù)用焊點(diǎn)將地址信號(hào)和數(shù)據(jù)信號(hào)輸入相同的共用復(fù)用焊點(diǎn)的復(fù)用方式(以下，也稱為A/D-MUX模式)的構(gòu)成。另外，本例中作為一例，輸入地址信號(hào)Ext_A<23:0>，執(zhí)行地址選擇。本例中<x:0>的記號(hào)指0～x。而且，處理的數(shù)據(jù)信號(hào)具有16比特的數(shù)據(jù)寬度，即Ext_D<15:0>。地址信號(hào)Ext_A<23:0>中下位的地址信號(hào)Ext_A<15:0>和數(shù)據(jù)信號(hào)Ext_D<15:0>都采用共用的地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入。上位的地址信號(hào)Ext_A<23:16>采用專用的地址焊點(diǎn)輸入。另外，地址信號(hào)及數(shù)據(jù)信號(hào)的比特寬度不限于此，相同比特寬度或數(shù)據(jù)信號(hào)的比特寬度比地址信號(hào)長(zhǎng)的場(chǎng)合都同樣可適用。
數(shù)據(jù)緩沖器35響應(yīng)控制信號(hào)#WE，對(duì)后述的驗(yàn)證控制電路41輸出從地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入的數(shù)據(jù)信號(hào)。
寫驅(qū)動(dòng)器/讀出放大器30在數(shù)據(jù)寫入時(shí)，用驗(yàn)證控制電路41中保持的寫入數(shù)據(jù)信號(hào)對(duì)應(yīng)的邏輯電平經(jīng)由Y門電路25驅(qū)動(dòng)比特線，執(zhí)行數(shù)據(jù)寫入。另外，在數(shù)據(jù)讀出時(shí)讀出由X解碼器10地址選擇的讀出數(shù)據(jù)信號(hào)，傳達(dá)到數(shù)據(jù)緩沖器35。
數(shù)據(jù)緩沖器35響應(yīng)控制信號(hào)#OE，將從寫驅(qū)動(dòng)器/讀出放大器30傳達(dá)的讀出數(shù)據(jù)信號(hào)作為數(shù)據(jù)信號(hào)向地址數(shù)據(jù)復(fù)用焊點(diǎn)輸出。數(shù)據(jù)緩沖器35響應(yīng)切換控制信號(hào)MUX，將從地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入的地址信號(hào)A<15:0>進(jìn)行緩沖處理，作為內(nèi)部地址信號(hào)IA_MUX<15:0>向地址緩沖器20輸出。
控制電路40包含控制驗(yàn)證動(dòng)作及數(shù)據(jù)寫入等的驗(yàn)證控制電路41；生成切換控制信號(hào)MUX(以下，也簡(jiǎn)稱控制信號(hào)MUX)的切換控制信號(hào)生成電路42；以及指令控制電路43。
驗(yàn)證控制電路41，根據(jù)經(jīng)由數(shù)據(jù)緩沖器35輸入的讀出數(shù)據(jù)信號(hào)，執(zhí)行數(shù)據(jù)寫入或數(shù)據(jù)讀出或數(shù)據(jù)刪除時(shí)的驗(yàn)證動(dòng)作，根據(jù)需要驅(qū)動(dòng)寫驅(qū)動(dòng)器/讀出放大器30，執(zhí)行再次數(shù)據(jù)寫入等。另外，在數(shù)據(jù)寫入時(shí)，從地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入的數(shù)據(jù)信號(hào)，經(jīng)由數(shù)據(jù)緩沖器35保持到驗(yàn)證控制電路41，作為寫入數(shù)據(jù)信號(hào)向?qū)戲?qū)動(dòng)器/讀出放大器30輸出。
指令控制電路43，接受外部的控制信號(hào)的輸入，輸出規(guī)定各種動(dòng)作的控制信號(hào)。
另外，地址緩沖器20及數(shù)據(jù)緩沖器35構(gòu)成與外部之間執(zhí)行地址信號(hào)及數(shù)據(jù)信號(hào)的收發(fā)的接口電路。
參照?qǐng)D2，本發(fā)明實(shí)施例1的地址緩沖器20包含邏輯電路50、56；反相器57；傳輸門電路58、59；鎖存器部70。
邏輯電路50、56作為一例采用AND電路。
邏輯電路50接受地址信號(hào)Ext_A<23:16>及控制信號(hào)#CE的輸入，響應(yīng)控制信號(hào)#CE(「L」電平)而被激活，將地址信號(hào)Ext_A<23:16>作為地址信號(hào)IA<23:16>輸出。另外，控制信號(hào)#CE(「H」電平)的場(chǎng)合，地址信號(hào)IA<23:16>與地址信號(hào)Ext_A<23:16>無(wú)關(guān)，全部設(shè)定成「0」(「L」電平)。即成為無(wú)效。
邏輯電路56接受Ext_A<15:0>、控制信號(hào)MUX及#CE的輸入，響應(yīng)控制信號(hào)MUX(「L」電平)及#CE(「L」電平)而被激活，將地址信號(hào)Ext_A<15:0>作為地址信號(hào)IA<15:0>輸出。
傳輸門電路58、59分別接受地址信號(hào)IA<15:0>及IA_MUX<15:0>的輸入，響應(yīng)經(jīng)由控制信號(hào)MUX及反相器57的控制信號(hào)MUX的反相信號(hào)的輸入，互補(bǔ)地被激活。具體地，控制信號(hào)MUX為「L」電平的場(chǎng)合，傳輸門電路58被激活，地址信號(hào)IA<15:0>傳達(dá)到鎖存器部70。另一方面，控制信號(hào)MUX為「H」電平的場(chǎng)合，傳輸門電路59被激活，將地址信號(hào)IA_MUX<I5:0>傳達(dá)到鎖存器部70。通過(guò)該傳輸門電路58、59，響應(yīng)控制信號(hào)MUX而切換信號(hào)通路。
鎖存器部70包含反相器51～54、60～63。另外，反相器51、60響應(yīng)控制信號(hào)#ADV(「L」電平)而被激活，將輸入的信號(hào)反相后輸出。
反相器51的輸出信號(hào)輸入反相器52，由反相器52反相的信號(hào)輸入反相器53。反相器53將輸入的信號(hào)反相后再次輸入反相器52。通過(guò)該結(jié)構(gòu)，由反相器52、53形成鎖存器。另外，反相器51的輸出信號(hào)由反相器52、53鎖存，鎖存的信號(hào)經(jīng)由反相器54反相，作為內(nèi)部地址信號(hào)AE<23:16>輸出。
反相器60～63也具有反相器51～54同樣的構(gòu)成，反相器60響應(yīng)控制信號(hào)#ADV(「L」電平)被激活，將輸入的信號(hào)反相后輸出。由反相器61、62形成鎖存器，鎖存的信號(hào)經(jīng)由反相器63反相，作為內(nèi)部地址信號(hào)AE<15:0>輸出。
參照?qǐng)D3，說(shuō)明本發(fā)明實(shí)施例1的信號(hào)生成部44及數(shù)據(jù)緩沖器35的電路的一部分。
另外，信號(hào)生成部44作為一例，說(shuō)明了包含于指令控制電路43的情況，但是不限于此，例如也可以是包含于數(shù)據(jù)緩沖器35的構(gòu)成。
信號(hào)生成部44接受控制信號(hào)#WE、#CE、MUX的輸入，輸出控制信號(hào)#CEWE_SEL。
數(shù)據(jù)緩沖器35接受Ext_A/D<15:0>、控制信號(hào)#CEWE_SEL及MUX的輸入，進(jìn)行緩沖處理，輸出寫入數(shù)據(jù)信號(hào)DIN或地址信號(hào)IA_MUX<15:0>。
信號(hào)生成部44包含傳輸門電路81、82和反相器80。傳輸門電路81、82分別接受控制信號(hào)#WE、#CE的輸入，根據(jù)控制信號(hào)MUX及其經(jīng)由反相器80的反相信號(hào)，互補(bǔ)地被激活。具體地，控制信號(hào)MUX為「L」電平的場(chǎng)合，傳輸門電路81被激活，控制信號(hào)#WE作為控制信號(hào)#CEWE_SEL輸出。另一方面，控制信號(hào)MUX為「H」電平的場(chǎng)合，傳輸門電路82被激活，控制信號(hào)#CE作為控制信號(hào)#CEWE_SEL輸出。
數(shù)據(jù)緩沖器35包含邏輯電路90、93和反相器91、92。本例中，邏輯電路90、93都采用AND電路。
邏輯電路90接受地址信號(hào)Ext_A/D<15:0>及控制信號(hào)#CEWE_SEL的輸入，響應(yīng)控制信號(hào)#CEWE_SEL(「L」電平)的輸入被激活，將Ext_A/D<15:0>向反相器91、92及邏輯電路93的輸入節(jié)點(diǎn)輸出。反相器91、92接受來(lái)自邏輯電路90的信號(hào)，輸出寫入數(shù)據(jù)信號(hào)DIN<15:0>。該寫入數(shù)據(jù)信號(hào)DIN<15:0>經(jīng)由驗(yàn)證控制電路41向?qū)戲?qū)動(dòng)器/讀出放大器30輸出。
另一方面，邏輯電路93接受邏輯電路90的輸出信號(hào)及控制信號(hào)MUX，響應(yīng)控制信號(hào)MUX(「H」電平)被激活，輸出地址信號(hào)IA_MUX<15:0>。
參照?qǐng)D4，本發(fā)明的實(shí)施例1的切換控制信號(hào)生成電路42包含晶體管100和反相器101～103。
晶體管100的源極與電源電壓VCC(「H」電平)連接，漏極與模式焊點(diǎn)MP電氣連接。另外，門電路與反相器101的輸出節(jié)點(diǎn)電氣連接。另外，反相器101的輸出信號(hào)經(jīng)由反相器102、103，作為控制信號(hào)MUX輸出。另外，晶體管100采用P溝道MOS晶體管。
這里，考慮本電路的控制信號(hào)MUX。模式焊點(diǎn)MP與接地電壓GND(「L」電平)連接時(shí)，反相器101的輸出信號(hào)設(shè)定成「H」電平。從而，晶體管100成為截止?？刂菩盘?hào)MUX作為「H」電平輸出。另一方面，模式焊點(diǎn)MP在開路狀態(tài)時(shí)，反相器101的輸出信號(hào)設(shè)定成「L」電平。從而，晶體管100成為導(dǎo)通。從而，電源電壓VCC(「H」電平)和反相器101的輸入節(jié)點(diǎn)電氣連接，反相器的輸入節(jié)點(diǎn)固定在「L」電平。從而，控制信號(hào)MUX作為「L」電平輸出。
根據(jù)上述構(gòu)成，地址信號(hào)和數(shù)據(jù)信號(hào)向地址焊點(diǎn)及數(shù)據(jù)焊點(diǎn)分別獨(dú)立輸入的非復(fù)用方式和采用地址數(shù)據(jù)復(fù)用焊點(diǎn)將地址信號(hào)和數(shù)據(jù)信號(hào)向相同的共用復(fù)用焊點(diǎn)輸入的復(fù)用方式可進(jìn)行切換。
參照?qǐng)D5A，說(shuō)明非A/D-MUX模式的數(shù)據(jù)讀出波形圖。
參照?qǐng)D5A，控制信號(hào)#CE成為「L」電平。與其伴隨，整個(gè)裝置被激活。另外，非A/D-MUX模式中，控制信號(hào)MUX是「L」電平，地址緩沖器20中傳輸門電路58導(dǎo)通，地址信號(hào)僅僅從地址焊點(diǎn)輸入。即，沒有來(lái)自數(shù)據(jù)緩沖器35的地址信號(hào)的輸入，地址數(shù)據(jù)復(fù)用焊點(diǎn)僅僅用于數(shù)據(jù)信號(hào)。
數(shù)據(jù)讀出時(shí)，地址信號(hào)Ext_A<23:0>從地址焊點(diǎn)輸入。
與之伴隨，根據(jù)輸入的地址信號(hào)，X解碼器10對(duì)存儲(chǔ)單元陣列5進(jìn)行地址選擇，從選擇的存儲(chǔ)單元輸出存儲(chǔ)的讀出數(shù)據(jù)信號(hào)。
數(shù)據(jù)讀出時(shí)，如上所述寫驅(qū)動(dòng)器/讀出放大器30中，具體地由讀出放大器動(dòng)作，執(zhí)行讀出動(dòng)作。然后，數(shù)據(jù)緩沖器35響應(yīng)控制信號(hào)#OE(「L」電平)，將來(lái)自寫驅(qū)動(dòng)器/讀出放大器30的信號(hào)作為讀出數(shù)據(jù)信號(hào)data<15:0>對(duì)地址數(shù)據(jù)復(fù)用焊點(diǎn)輸出。
用圖5B說(shuō)明非A/D-MUX模式的數(shù)據(jù)寫入波形圖。
參照?qǐng)D5B，控制信號(hào)#CE成為「L」電平。與之伴隨，整個(gè)裝置被激活。另外，非A/D-MUX模式中，控制信號(hào)MUX是「L」電平，地址緩沖器20中傳輸門電路58導(dǎo)通，地址信號(hào)僅僅從地址焊點(diǎn)輸入。
即，沒有來(lái)自數(shù)據(jù)緩沖器35的地址信號(hào)的輸入，地址數(shù)據(jù)復(fù)用焊點(diǎn)僅僅用于數(shù)據(jù)信號(hào)。
數(shù)據(jù)寫入時(shí)，地址信號(hào)Ext_A<23:0>從地址焊點(diǎn)輸入，同時(shí)數(shù)據(jù)信號(hào)data<15:0>從地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入。
數(shù)據(jù)寫入時(shí)，控制信號(hào)#WE設(shè)定成「L」電平。這里，指令控制電路43中，響應(yīng)控制信號(hào)MUX(「L」電平)，控制信號(hào)#WE作為控制信號(hào)#CEWE_SEL向數(shù)據(jù)緩沖器35輸出。數(shù)據(jù)緩沖器35根據(jù)控制信號(hào)WE(「L」電平)的輸入，獲取數(shù)據(jù)信號(hào)data<15:0>，向驗(yàn)證控制電路41輸出。驗(yàn)證控制電路41將其作為寫入數(shù)據(jù)信號(hào)DIN<15:0>向?qū)戲?qū)動(dòng)器/讀出放大器30輸出。寫驅(qū)動(dòng)器/讀出放大器30中，具體地說(shuō)是寫驅(qū)動(dòng)器，根據(jù)寫入數(shù)據(jù)信號(hào)DIN<15:0>以規(guī)定的邏輯電平驅(qū)動(dòng)位線。
另一方面，X解碼器10根據(jù)與上述同樣輸入的地址信號(hào)，對(duì)存儲(chǔ)單元陣列進(jìn)行地址選擇，對(duì)選擇的存儲(chǔ)單元執(zhí)行數(shù)據(jù)寫入。
從而，非A/D-MUX模式中的數(shù)據(jù)寫入可并行輸入地址信號(hào)及數(shù)據(jù)信號(hào)地進(jìn)行動(dòng)作。
用圖6A說(shuō)明A/D-MUX模式的數(shù)據(jù)寫入波形圖。
參照?qǐng)D6A，控制信號(hào)#CE成為「L」電平。與之伴隨，整個(gè)裝置被激活。另外，A/D-MUX模式中，控制信號(hào)MUX是「H」電平，地址緩沖器20中，傳輸門電路59導(dǎo)通，下位的地址信號(hào)Ext_A<15:0>從地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入。即，從數(shù)據(jù)緩沖器35對(duì)地址緩沖器20輸入地址信號(hào)，地址數(shù)據(jù)復(fù)用焊點(diǎn)既輸入數(shù)據(jù)信號(hào)也輸入地址信號(hào)。
首先，數(shù)據(jù)讀出時(shí)，第一周期中，地址信號(hào)Ext_A<23:0>從地址焊點(diǎn)及地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入。具體地，上位的地址信號(hào)Ext_A<23:16>從地址焊點(diǎn)輸入，下位的地址信號(hào)Ext_A<15:0>從地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入。
控制信號(hào)#ADV是「L」電平，因此輸入的地址信號(hào)被鎖存，與之伴隨，根據(jù)輸入的地址信號(hào)，X解碼器10對(duì)存儲(chǔ)單元陣列5執(zhí)行地址選擇。
數(shù)據(jù)讀出時(shí)，第二周期中從選擇的存儲(chǔ)單元輸出存儲(chǔ)的讀出數(shù)據(jù)信號(hào)，如上所述寫驅(qū)動(dòng)器/讀出放大器30中，具體地說(shuō)是讀出放大器執(zhí)行讀出動(dòng)作。數(shù)據(jù)緩沖器35響應(yīng)控制信號(hào)#OE(「L」電平)，將來(lái)自寫驅(qū)動(dòng)器/讀出放大器30的信號(hào)作為讀出數(shù)據(jù)信號(hào)data<15:0>對(duì)地址數(shù)據(jù)復(fù)用焊點(diǎn)輸出。
用圖6B說(shuō)明A/D-MUX模式的數(shù)據(jù)寫入波形圖參照?qǐng)D6B，控制信號(hào)#CE成為「L」電平。與之伴隨，整個(gè)裝置被激活。另外，A/D-MUX模式中，控制信號(hào)MUX是「H」電平，地址緩沖器20中傳輸門電路59導(dǎo)通，下位的地址信號(hào)Ext_A<15:0>從地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入。即，從數(shù)據(jù)緩沖器35對(duì)地址緩沖器20輸入地址信號(hào)，地址數(shù)據(jù)復(fù)用焊點(diǎn)既輸入數(shù)據(jù)信號(hào)也輸入地址信號(hào)。
數(shù)據(jù)寫入時(shí)，第一周期中，地址信號(hào)Ext_A<23:0>從地址焊點(diǎn)及地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入。具體地，上位的地址信號(hào)Ext_A<23:16>從地址焊點(diǎn)輸入，下位的地址信號(hào)Ext_A<15:0>從地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入。
控制信號(hào)#ADV是「L」電平，因此輸入的地址信號(hào)被鎖存，與之伴隨，根據(jù)輸入的地址信號(hào)，X解碼器10對(duì)存儲(chǔ)單元陣列5執(zhí)行地址選擇。
數(shù)據(jù)寫入時(shí)，第二周期中，數(shù)據(jù)信號(hào)data<15:0>從地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入。這里，指令控制電路43中，控制信號(hào)#CE作為控制信號(hào)#CEWE_SEL向數(shù)據(jù)緩沖器35輸出。數(shù)據(jù)緩沖器35根據(jù)控制信號(hào)#CE(「L」電平)的輸入，獲取數(shù)據(jù)信號(hào)data<15:0>，向驗(yàn)證控制電路41輸出。驗(yàn)證控制電路41將其作為寫入數(shù)據(jù)信號(hào)DIN<15:0>向?qū)戲?qū)動(dòng)器/讀出放大器30輸出。寫驅(qū)動(dòng)器/讀出放大器30中，具體地說(shuō)是寫驅(qū)動(dòng)器根據(jù)寫入數(shù)據(jù)信號(hào)DIN<15:0>，以規(guī)定的邏輯電平驅(qū)動(dòng)位線。
與之伴隨，對(duì)選擇的存儲(chǔ)單元執(zhí)行數(shù)據(jù)寫入。
該A/D-MUX模式中，是地址信號(hào)及數(shù)據(jù)信號(hào)都從地址數(shù)據(jù)復(fù)用焊點(diǎn)輸入的方式，因此，鎖存器部以下的動(dòng)作中與非A/D-MUX模式執(zhí)行同樣的數(shù)據(jù)寫入動(dòng)作、數(shù)據(jù)讀出動(dòng)作等，而在鎖存器部鎖存地址信號(hào)為止的輸入等中，無(wú)法進(jìn)行地址信號(hào)和數(shù)據(jù)信號(hào)的并行輸入，因此與非A/D-MUX模式不同，必需串行輸入。從而，外部指令體系需要變更。
具有本申請(qǐng)實(shí)施例1的A/D-MUX模式的功能的半導(dǎo)體存儲(chǔ)裝置，響應(yīng)控制信號(hào)MUX，切斷來(lái)自地址數(shù)據(jù)復(fù)用焊點(diǎn)的地址信號(hào)的輸入，切換到來(lái)自地址焊點(diǎn)的地址信號(hào)的輸入。
從而，可并行輸入地址信號(hào)及數(shù)據(jù)信號(hào)，可切換到非A/D-MUX模式。
傳統(tǒng)構(gòu)成中，具有A/D-MUX模式的功能的半導(dǎo)體存儲(chǔ)裝置中，為了具有該功能，必需設(shè)置專用的測(cè)試機(jī)。
在這一點(diǎn)上，作為采用測(cè)試機(jī)的晶片測(cè)試，執(zhí)行各種各樣的測(cè)試，例如芯片內(nèi)部電源的電壓調(diào)節(jié)或偏離特性的不良存儲(chǔ)單元的補(bǔ)救或不良芯片的淘汰等。具體地，測(cè)試機(jī)根據(jù)數(shù)百的多種多樣的測(cè)試圖案執(zhí)行測(cè)試。例如執(zhí)行存儲(chǔ)單元的數(shù)據(jù)寫入或刪除等。
A/D-MUX模式中，如上所述地址信號(hào)及數(shù)據(jù)信號(hào)從共用焊點(diǎn)輸入，因此例如執(zhí)行數(shù)據(jù)寫入時(shí)，這些信號(hào)必需串行輸入，對(duì)于地址輸入及數(shù)據(jù)輸入，所有的測(cè)試圖案必需變更成與非A/D-MUX模式不同的圖案。另外，由于地址信號(hào)和數(shù)據(jù)信號(hào)串行輸入，因此地址的遞增或數(shù)據(jù)的物理檢測(cè)等的圖案發(fā)生也必需交互執(zhí)行，該圖案構(gòu)成也非常復(fù)雜化。
從而，A/D-MUX模式對(duì)應(yīng)的測(cè)試機(jī)與非A/D-MUX模式對(duì)應(yīng)的測(cè)試機(jī)比較，測(cè)試圖案非常復(fù)雜，試驗(yàn)成本增加。
因此，根據(jù)本實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置，可以采用在傳統(tǒng)中一般的非A/D-MUX模式(換言之，是地址焊點(diǎn)和數(shù)據(jù)焊點(diǎn)分別獨(dú)立的構(gòu)成)采用的測(cè)試機(jī)來(lái)執(zhí)行存儲(chǔ)測(cè)試。即，即使對(duì)于具有A/D-MUX模式的功能的半導(dǎo)體存儲(chǔ)裝置，也可進(jìn)行非A/D-MUX模式時(shí)的存儲(chǔ)測(cè)試，因而，沒必要設(shè)置新測(cè)試程序和測(cè)試治具，且沒有產(chǎn)生新的測(cè)試制約，采用傳統(tǒng)使用的通用測(cè)試機(jī)來(lái)執(zhí)行廉價(jià)的測(cè)試，可降低試驗(yàn)成本。
實(shí)施例2上述的實(shí)施例1中，關(guān)于控制信號(hào)MUX的生成，說(shuō)明通過(guò)將焊點(diǎn)與接地電壓GND連接或開路狀態(tài)來(lái)進(jìn)行設(shè)定的方式。
本實(shí)施例2說(shuō)明其他控制信號(hào)MUX的生成。
參照?qǐng)D7，本發(fā)明實(shí)施例2的切換控制信號(hào)生成電路42#與圖4說(shuō)明的切換控制信號(hào)生成電路42比較，不同點(diǎn)在于取代模式焊點(diǎn)MP而設(shè)置了與接地電壓GND連接的熔絲105并刪除反相器103。其他構(gòu)成與圖4說(shuō)明的切換控制信號(hào)生成電路42同樣，其詳細(xì)說(shuō)明省略。
熔絲105的一端與接地電壓GND連接，另一端與反相器101的輸入節(jié)點(diǎn)連接。可通過(guò)激光微調(diào)等切斷。
例如，熔絲105為非切斷狀態(tài)時(shí)，控制信號(hào)MUX設(shè)定成「L」電平。即，設(shè)定成非A/D-MUX模式。另一方面，熔絲105為切斷狀態(tài)時(shí)，反相器101的輸入節(jié)點(diǎn)成為暫時(shí)開路狀態(tài)，然后，晶體管100導(dǎo)通，控制信號(hào)MUX設(shè)定成「H」電平。即，設(shè)定成A/D-MUX模式。
從而，根據(jù)該熔絲105的切斷/非切斷狀態(tài)，可切換A/D-MUX模式和非A/D-MUX模式。
再說(shuō)明其他方式。
通常，為了實(shí)現(xiàn)上述芯片內(nèi)部電源的電壓微調(diào)和偏離特性的不良存儲(chǔ)單元的補(bǔ)救，由測(cè)試機(jī)測(cè)試后，在半導(dǎo)體存儲(chǔ)裝置內(nèi)部的PROM(Programmable Read Only Memory)等的存儲(chǔ)區(qū)域存儲(chǔ)實(shí)現(xiàn)補(bǔ)救等的信息，在電源導(dǎo)通時(shí)自動(dòng)地讀出，用于半導(dǎo)體存儲(chǔ)裝置的動(dòng)作中。
參照?qǐng)D8，在本發(fā)明實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置中內(nèi)置的PROM預(yù)先存儲(chǔ)本申請(qǐng)實(shí)施例說(shuō)明的A/D-MUX模式和非A/D-MUX模式相關(guān)的信息。在電源導(dǎo)通時(shí)，從PROM可自動(dòng)地輸出控制信號(hào)MUX(「H」電平/「L」電平)。
另外，響應(yīng)控制信號(hào)MUX的邏輯電平，可進(jìn)行A/D-MUX模式和非A/D-MUX模式的切換，可根據(jù)用戶的要求簡(jiǎn)易地進(jìn)行設(shè)計(jì)變更。
另外，本實(shí)施例中，作為存儲(chǔ)單元的一例說(shuō)明了閃速存儲(chǔ)器，但是不限于此，也可同樣適用于其他存儲(chǔ)單元，例如DRAM(DynamicRandom Access Memory)存儲(chǔ)單元、SRAM(Static Random Access Memory)存儲(chǔ)單元等各種存儲(chǔ)單元。
雖然詳細(xì)說(shuō)明了本發(fā)明，但是這僅僅是示例而不是限定，應(yīng)該理解發(fā)明的精神和范圍僅由附加的權(quán)利要求的范圍限定。
權(quán)利要求
1.半導(dǎo)體存儲(chǔ)裝置，具備具有矩陣狀集成配置的多個(gè)存儲(chǔ)單元的存儲(chǔ)陣列；與外部之間進(jìn)行信號(hào)收發(fā)的接口電路；第1模式時(shí)在上述接口電路和外部之間進(jìn)行地址信號(hào)及數(shù)據(jù)信號(hào)的輸入輸出的收發(fā)中采用的復(fù)用焊點(diǎn)；根據(jù)輸入上述接口電路的地址信號(hào)，對(duì)上述存儲(chǔ)陣列的上述選擇存儲(chǔ)單元進(jìn)行訪問的地址選擇電路；第2模式時(shí)與上述復(fù)用焊點(diǎn)獨(dú)立地輸入上述地址信號(hào)的地址焊點(diǎn)，上述接口電路包含切換電路，當(dāng)上述第1模式時(shí)在上述復(fù)用焊點(diǎn)和上述地址選擇電路之間連接，當(dāng)上述第2模式時(shí)在上述地址焊點(diǎn)和上述地址選擇電路之間連接。
2.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備可與規(guī)定的電壓連接/非連接的模式焊點(diǎn)；與上述模式焊點(diǎn)連接，根據(jù)與上述規(guī)定的電壓的連接/非連接，生成規(guī)定上述第1及第2模式的控制信號(hào)的信號(hào)生成電路，上述切換電路根據(jù)上述控制信號(hào)切換連接。
3.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備根據(jù)輸入的上述數(shù)據(jù)信號(hào)，對(duì)所訪問的選擇存儲(chǔ)單元執(zhí)行數(shù)據(jù)寫入的寫入控制電路，上述接口電路還包括緩沖器電路，響應(yīng)規(guī)定上述數(shù)據(jù)寫入的控制信號(hào)的輸入，將上述復(fù)用焊點(diǎn)輸入的上述數(shù)據(jù)信號(hào)傳達(dá)給上述寫入控制電路。
4.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述第1模式時(shí)，上述地址信號(hào)及數(shù)據(jù)信號(hào)分時(shí)地輸入上述復(fù)用焊點(diǎn)。
5.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還包括響應(yīng)規(guī)定的指示，輸出預(yù)先存儲(chǔ)的信息的存儲(chǔ)部，上述切換電路根據(jù)上述存儲(chǔ)部輸出的上述信息，切換連接。
6.權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述存儲(chǔ)部具有可切斷/非切斷的熔絲元件，上述切換電路響應(yīng)上述規(guī)定的指示，根據(jù)基于上述熔絲元件的切斷/非切斷的信息，切換連接。
全文摘要
設(shè)置與輸入地址信號(hào)及數(shù)據(jù)信號(hào)的地址數(shù)據(jù)復(fù)用焊點(diǎn)獨(dú)立地輸入地址信號(hào)的地址焊點(diǎn)，根據(jù)復(fù)用方式/非復(fù)用方式中生成的切換控制信號(hào)，切換輸入地址緩沖器的地址信號(hào)的通路。從而，可對(duì)地址緩沖器和數(shù)據(jù)緩沖器分別并行輸入地址信號(hào)及數(shù)據(jù)信號(hào)。
文檔編號(hào)G11C11/401GK1825492SQ20051000350
公開日2006年8月30日 申請(qǐng)日期2005年12月22日 優(yōu)先權(quán)日2004年12月22日
發(fā)明者藤澤友之, 久保貴志 申請(qǐng)人:株式會(huì)社瑞薩科技