專利名稱：半導(dǎo)體存儲裝置內(nèi)的內(nèi)電壓產(chǎn)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲裝置，且更具體地，涉及一種半導(dǎo)體存儲裝置中的內(nèi)電壓產(chǎn)生電路。
背景技術(shù)：
一般而言，因?yàn)榘雽?dǎo)體芯片高度集成，使單元尺寸變得更小同時(shí)也降低了其操作電壓。大多數(shù)半導(dǎo)體芯片都含有一內(nèi)電壓產(chǎn)生電路以產(chǎn)生操作半導(dǎo)體芯片的內(nèi)部電路所需要的內(nèi)電壓。重要的因素是恒定地提供具有穩(wěn)定電壓電平的內(nèi)電壓。
圖1為顯示一種半導(dǎo)體存儲裝置的傳統(tǒng)內(nèi)電壓產(chǎn)生電路的電路圖。
如圖所示，該內(nèi)電壓產(chǎn)生電路包含一比較器10，用于將內(nèi)電壓Vint的電壓電平與參考電壓VREF作比較；以及一上拉式PMOS晶體管MP1，連接在電源電壓VDD與輸出端子之間，且其柵極會接收該比較器10的輸出信號drv_onb。優(yōu)選該比較器10配備有一電流鏡類型的標(biāo)準(zhǔn)差分放大器。
通過將參考電壓VREF與內(nèi)電壓Vint作比較而在內(nèi)電壓Vint低于參考電壓VREF時(shí)，該比較器10輸出呈邏輯低電平的輸出信號drv_onb，從而使該上拉式PMOS晶體管MP1導(dǎo)通。因此，增加了該內(nèi)電壓Vint的電壓電平。
另一方面，假如使該內(nèi)電壓Vint的電壓電平增加到高于參考電壓VREF的電壓電平，則該比較器10的輸出信號drv_onb會變?yōu)檫壿嫺唠娖剑灾玛P(guān)閉了該上拉式PMOS晶體管MP1。因此，停止了該內(nèi)電壓Vint的電壓電平的上升。
使用由該內(nèi)電壓產(chǎn)生電路產(chǎn)生的內(nèi)電壓當(dāng)作內(nèi)部電路100的源跟隨器。在通過操作該內(nèi)部電路產(chǎn)生電力消耗之后，重復(fù)上述比較程序直到該內(nèi)電壓Vint的電壓電平變成等于參考電壓VREF的電壓電平為止。
該內(nèi)部電路的電力消耗會隨著所制造半導(dǎo)體存儲裝置的操作速率的變高而增加。因此，應(yīng)該增加該內(nèi)電壓產(chǎn)生電路內(nèi)的驅(qū)動器亦即該上拉式PMOS晶體管MP1的尺寸以產(chǎn)生穩(wěn)定的內(nèi)電壓Vint。同時(shí)，隨著操作電壓的減少，一MOS晶體管的閾值電壓也逐漸地減低。
據(jù)此，存在的問題是由于該上拉式PMOS晶體管MP1內(nèi)所產(chǎn)生的次閾值電流，該內(nèi)電壓Vint會隨電源電壓VDD的增加而與之成正比地增加。
一般而言，由下列等式1定義出MOS晶體管內(nèi)流動的次閾值電流(Isub)Isub＝I0·exp[q·Vgs/nkT](等式1)I0＝Isub0(W/L)其中q，Vgs，k和T分別代表電子電荷、柵源極電壓、溫度常數(shù)以及絕對溫度。同時(shí)Isub0指的是程序中所得到的電流值，而W和L代表的分別是MOS晶體管的寬度和長度。
如等式1所示，該次閾值電流線性正比于MOS晶體管的寬度且指數(shù)正比于Vgs。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種半導(dǎo)體存儲裝置中的內(nèi)電壓產(chǎn)生電路，其可抑制由于在上拉式驅(qū)動器內(nèi)流動的次閾值電流而引起的內(nèi)電壓的電位的增加。
根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體存儲裝置中的內(nèi)電壓產(chǎn)生電路，其包含一比較單元，用于將內(nèi)電壓的電壓電平與參考電壓的電壓電平作比較；一上拉式驅(qū)動單元，用于執(zhí)行輸出端子的上拉操作以響應(yīng)該比較單元的輸出信號；以及一放電單元，在該內(nèi)電壓的電壓電平高于預(yù)定目標(biāo)電壓電平期間用于使輸出端子放電。
根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體存儲裝置中的內(nèi)電壓產(chǎn)生電路，該電路包含一比較單元，用于將內(nèi)電壓的電壓電平與參考電壓的電壓電平作比較；一上拉式驅(qū)動單元，用于執(zhí)行輸出端子的上拉操作以響應(yīng)該比較單元的輸出信號；以及一第一放電單元，其用于在該內(nèi)電壓的電壓電平高于預(yù)定目標(biāo)的電壓電平時(shí)使輸出端子放電以響應(yīng)該內(nèi)電壓。


本發(fā)明的上述及其它目的及特性將會因?yàn)橐韵聟⒄崭綀D對較佳實(shí)施例的說明而變得更清楚。其中圖1為用以顯示一種半導(dǎo)體存儲裝置的傳統(tǒng)的內(nèi)電壓產(chǎn)生電路的電路圖。
圖2為用以顯示一種半導(dǎo)體存儲裝置中根據(jù)本發(fā)明之內(nèi)電壓產(chǎn)生電路的電路圖。
圖3為用以顯示如圖1和圖2所示的內(nèi)電壓產(chǎn)生電路的內(nèi)電壓的仿真結(jié)果的曲線圖。
具體實(shí)施例方式
以下將參照附圖詳細(xì)說明根據(jù)本發(fā)明的半導(dǎo)體存儲裝置內(nèi)中的內(nèi)電壓產(chǎn)生電路。
圖2為用以顯示根據(jù)本發(fā)明的內(nèi)電壓產(chǎn)生電路的電路圖。
該內(nèi)電壓產(chǎn)生電路包含一比較器20，用于將內(nèi)電壓Vint的電壓電平與參考電壓VREF作比較；一上拉式PMOS晶體管MP2，其連接在電源電壓VDD與輸出端子之間，且其柵極會接收該比較器20的輸出信號drv_onb；以及各放電單元30，40和50，其在該內(nèi)電壓Vint的電壓電平高于預(yù)定目標(biāo)電壓電平期間用于使輸出端子放電。其中，優(yōu)選是該比較器20配備有一電流鏡型式的標(biāo)準(zhǔn)差分放大器。
該第一放電單元50用以在內(nèi)電壓Vint的電壓電平上使輸出端子放電，而該第二放電單元30和40用以使輸出端子放電以響應(yīng)該電源電壓VDD的電壓電平。該第一放電單元50包含依串聯(lián)方式連接在電源電壓VDD與接地電壓VSS之間的多個(gè)二極管耦合式NMOS晶體管MN2，MN3和MN4。該第二放電單元包含一分壓器30及一放電驅(qū)動器40。該分壓器30通過分割該電源電壓VDD產(chǎn)生一放電控制信號Va，而該放電驅(qū)動器40則用以使輸出端子放電以響應(yīng)該放電控制信號Va。該分壓器30可配備有依串聯(lián)方式連接在電源電壓VDD與接地電壓VSS之間的第一電阻器R1和第二電阻器R2。該放電驅(qū)動器40包含一連接在輸出端子與接地電壓VSS之間的NMOS晶體管MN1，且其柵極會接收該放電控制信號Va。
以下將說明一種根據(jù)本發(fā)明優(yōu)選實(shí)施例的內(nèi)電壓產(chǎn)生電路的操作。
比較器20通過將參考電壓VREF與內(nèi)電壓Vint作比較而在內(nèi)電壓Vint低于參考電壓VREF時(shí)輸出呈邏輯低電平的輸出信號drv_onb，以致使該上拉式PMOS晶體管MP2導(dǎo)通。因此，增加了該內(nèi)電壓Vint的電壓電平。
另一方面，假如使該內(nèi)電壓Vint的電壓電平增加到高于參考電壓VREF的電壓電平，則該比較器20的輸出信號drv_onb會變?yōu)檫壿嫺唠娖?，以致使該上拉式PMOS晶體管MP2截止。因此，停止了該內(nèi)電壓Vint的電壓電平的上升。
不過，該內(nèi)電壓Vint的電壓電平實(shí)質(zhì)上會由于在該上拉式PMOS晶體管MP2處于截止的狀態(tài)時(shí)流動的次閾值電流而增加。此時(shí)，可操作各放電單元30，40和50以致能抑制該內(nèi)電壓Vint的電壓電平出現(xiàn)不正常的上升。
該二極管耦合式NMOS晶體管的特征為可在將一高于該NMOS晶體管的閾值電壓Vtn的電壓加到柵極(或漏極)上時(shí)，使諸如二極管之類的NMOS晶體管導(dǎo)通，且在施加有低于該NMOS晶體管的閾值電壓Vtn的電壓時(shí)使該NMOS晶體管截止由此具有一對應(yīng)于該閾值電壓的有效電阻。據(jù)此，假如該多個(gè)二極管耦合式NMOS晶體管為串聯(lián)連接，則在輸出端子上的電壓電平高于n×Vtn時(shí)(其中n代表的是NMOS晶體管的數(shù)目)，則所有的NMOS晶體管均導(dǎo)通，以致使該輸出端子被放電。另一方面，假如該內(nèi)電壓Vint的電壓電平低于n×Vtn，則所有的NMOS晶體管均截止，由此停止來自該輸出端子的放電操作。
據(jù)此，假如調(diào)整NMOS晶體管的數(shù)目或是NMOS晶體管的閾值電壓使n×Vtn高于該內(nèi)電壓Vint的電壓電平，則能以一額外的控制電路抑制該內(nèi)電壓Vint的上升。
可由下列等式2定出該放電控制信號VaVa＝(R2/(R1+R2))×VDD(等式2)亦即，該放電控制信號Va根據(jù)該電源電壓VDD的電壓電平的變化作線性改變?？赏ㄟ^調(diào)整電阻器R1和R2的電阻值以控制該放電控制信號Va的電壓電平。假如將該放電控制信號Va加到該NMOS晶體管MN1的柵極上，則可通過在升高該內(nèi)電壓Vint使之超過一目標(biāo)電壓電平期間使該NMOS晶體管導(dǎo)通以執(zhí)行放電操作。因此，可抑制該內(nèi)電壓Vint出現(xiàn)不正常的上升。
在制造了半導(dǎo)體存儲裝置之后，可在諸如燒入測試之類的測試程序中提高該電源電壓的電壓電平。此時(shí)，可根據(jù)該電源電壓VDD的電壓電平提高該內(nèi)電壓Vint的電壓電平。假如該NMOS晶體管MN1被設(shè)計(jì)為可通過調(diào)整該放電控制信號Va的電壓電平使其于飽和區(qū)域內(nèi)操作，則可抑制該內(nèi)電壓Vint的電壓電平出現(xiàn)不正常的上升。
同時(shí)，當(dāng)該電源電壓VDD的電壓電平未出現(xiàn)改變，例如在正常操作中時(shí)，假如通過調(diào)整該放電控制信號Va來執(zhí)行放電操作，達(dá)到透過測試所測得的次閾值電流那種程度，則可抑制該內(nèi)電壓Vint的電壓電平出現(xiàn)不正常的上升。
圖3為用以顯示如圖1和圖2所示內(nèi)電壓產(chǎn)生電路的內(nèi)電壓的仿真結(jié)果的曲線圖。
如圖所示，根據(jù)現(xiàn)有技術(shù)，隨著電源電壓的增加，該內(nèi)電壓Vint_old的電壓電平也增高，不過根據(jù)本發(fā)明，該內(nèi)電壓Vint_new的電壓電平并未隨著電源電壓VDD的增加升高到超過目標(biāo)電壓，例如1.6伏特。
該第一放電單元50中，即使使用了三個(gè)二極管耦合式NMOS晶體管，也可根據(jù)該內(nèi)電壓Vint的目標(biāo)電壓電平以及該NMOS晶體管的閾值電壓調(diào)整二極管耦合式NMOS晶體管的數(shù)目。
同時(shí)根據(jù)本發(fā)明的優(yōu)選實(shí)施例，使用了兩個(gè)放電單元。不過，也可只使用一個(gè)放電單元來抑制該內(nèi)電壓Vint的電壓電平出現(xiàn)不正常的上升。
如上所述，由于可根據(jù)本發(fā)明可抑制由在上拉式驅(qū)動器內(nèi)流動的次閾值電流產(chǎn)生引起的內(nèi)電壓的電壓電平的不正常上升，故可改良該半導(dǎo)體存儲裝置的可靠度及操作特征。
雖然已以有關(guān)優(yōu)選實(shí)施例對本發(fā)明進(jìn)行了說明，但是對本專業(yè)技術(shù)人員來說很明顯的是可在不脫離權(quán)利要求所限定的本發(fā)明的范圍的情況下進(jìn)行不同的變化和改進(jìn)。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置中的內(nèi)電壓產(chǎn)生電路，包含一比較裝置，用于比較內(nèi)電壓的電壓電平與參考電壓的電壓電平；一上拉式驅(qū)動裝置，用于響應(yīng)該比較裝置的輸出信號以執(zhí)行輸出端子的上拉操作；以及一放電裝置，用于在該內(nèi)電壓的電壓電平高于預(yù)定目標(biāo)電壓電平期間使輸出端子放電。
2.如權(quán)利要求1所述的內(nèi)電壓產(chǎn)生電路，其中，該放電裝置包含一第一放電單元，用于在當(dāng)該內(nèi)電壓的電壓電平高于預(yù)定目標(biāo)電壓電平時(shí)，響應(yīng)該內(nèi)部電壓使輸出端子放電；以及一第二放電單元，用以響應(yīng)該電源電壓使輸出端子放電。
3.一種半導(dǎo)體存儲裝置的內(nèi)電壓產(chǎn)生電路，包含一比較裝置，用于比較內(nèi)電壓的電壓電平與參考電壓的電壓電平；一上拉式驅(qū)動裝置，用于響應(yīng)該比較裝置的輸出信號執(zhí)行輸出端子的上拉操作；以及一第一放電裝置，用于在該內(nèi)電壓的電壓電平高于預(yù)定目標(biāo)電壓電平期間響應(yīng)該內(nèi)電壓使輸出端子放電。
4.如權(quán)利要求3所述的內(nèi)電壓產(chǎn)生電路，進(jìn)一步包括第二放電裝置，用于響應(yīng)該電源電壓使輸出端子放電。
5.如權(quán)利要求3所述的內(nèi)電壓產(chǎn)生電路，其中該第一放電裝置包含依串聯(lián)方式連接在該輸出端子與接地電壓之間的多個(gè)有源負(fù)載。
6.如權(quán)利要求5所述的內(nèi)電壓產(chǎn)生電路，其中該第一放電裝置包含依串聯(lián)方式連接在該輸出端子與接地電壓之間的多個(gè)二極管耦合式NMOS晶體管。
7.如權(quán)利要求4所述的內(nèi)電壓產(chǎn)生電路，其中，該第二放電單元包含一分壓器，其通過分割該電源電壓產(chǎn)生一放電控制信號；以及一放電驅(qū)動器，用以響應(yīng)該放電控制信號執(zhí)行輸出端子的放電操作。
8.如權(quán)利要求7所述的內(nèi)電壓產(chǎn)生電路，其中，該分壓器包含依串聯(lián)方式連接在電源電壓與接地電壓之間的第一和第二電阻器。
9.如權(quán)利要求8所述的內(nèi)電壓產(chǎn)生電路，其中，該放電驅(qū)動器包含一連接在輸出端子與接地電壓之間的NMOS晶體管且其柵極接收該放電控制信號。
10.如權(quán)利要求3所述的內(nèi)電壓產(chǎn)生電路，其中，該上拉式驅(qū)動裝置包含一連接在電源電壓與輸出端子之間的PMOS晶體管，且其柵極接收該比較裝置的輸出信號。
全文摘要
本發(fā)明提供了一種半導(dǎo)體存儲裝置中的內(nèi)電壓產(chǎn)生電路，包含一比較單元，用于比較內(nèi)電壓的電壓電平與參考電壓的電壓電平；一上拉式驅(qū)動單元，用于響應(yīng)該比較單元的輸出信號執(zhí)行輸出端子的上拉操作；以及一放電單元，用于在該內(nèi)電壓的電壓電平高于預(yù)定目標(biāo)電壓電平期間使輸出端子放電。
文檔編號G11C11/407GK1637946SQ20041007030
公開日2005年7月13日 申請日期2004年7月29日 優(yōu)先權(quán)日2003年12月30日
發(fā)明者都昌鎬 申請人:海力士半導(dǎo)體有限公司