專利名稱：利用擊穿電壓的半導體存儲單元薄氧化層的測試方法
技術(shù)領域：
本發(fā)明與利用薄氧化層的擊穿原理作為編程機理的不揮發(fā)可編程半導體存儲器有關，更特別的是，與決定薄氧化層編程壽命的方法相關，涉及一種利用擊穿電壓的半導體存儲單元薄氧化層的測試方法。
·背景技術(shù)非揮發(fā)性性存儲器能夠在斷電的情況下仍然保存存儲的數(shù)據(jù)，這種特性能夠應用在很多類型的電子設備中。一種常見的不揮發(fā)性存儲器是可編程只讀存儲器(PROM)，它利用諸如熔絲、反熔絲之類的字線/位線交叉點元件和諸如浮置柵雪崩注入金屬氧化物半導體(“FAMOS”)晶體管之類的俘獲電荷器件來存儲邏輯信息。
制作各種非揮發(fā)性存儲器所采用的各種工藝在改進方面普遍落后于廣泛使用的工藝[如先進的CMOS(互補金屬氧化物半導體)邏輯工藝]的改進。例如，如果要制作高壓發(fā)生電路所需要的各種特殊區(qū)域和結(jié)構(gòu)、三阱、浮置柵、ONO層、以及這種器件中通?？吹降奶厥庠春吐┙Y(jié)，像快閃EEPROM(電可擦除只讀存儲器)那樣的器件工藝所需要的光刻次數(shù)要比標準的先進CMOS邏輯工藝多30％。相應地，快閃器件的制作工藝要落后于標準的先進CMOS邏輯工藝一到兩代，而每塊大圓片的成本要比后者貴30％左右。作為另一個例子，制作反熔絲的工藝必須適合于制作各種反熔絲結(jié)構(gòu)和高壓電路，但該工藝同樣比標準的先進CMOS工藝落后大約一代。
通常，我們非常關注二氧化硅層在金屬氧化物硅器件(MOS)如電容和晶體管中的應用。為了保證硅二氧化硅層在生產(chǎn)過程和以后集成電路的常規(guī)應用中不會被擊穿，高度的關注是必要的，因此所需的器件特性能夠得到而且可以長時間穩(wěn)定。一個有關制造過程關注程度的例子在kuroda 5,241,200號美國專利上已經(jīng)披露，它揭示了在晶片生產(chǎn)過程中擴散層以及泄放積累在字行線上的電荷旁路的應用。避免這種電荷的積累使得不會有大的電場加載在絕緣薄膜柵上，因此可以避免使用這種行字線作為他們柵連線的晶體管特性的改變以及柵上絕緣薄膜的老化和擊穿。
一個說明電路設計中避免在通常電路應用中晶體管二氧化硅層不被擊穿的關注程度的例子在Tamura等人的6,249,472號美國專利上得到了體現(xiàn)。Tamura et al揭示了一種反熔絲電路，這種電路在一種結(jié)構(gòu)中用反熔絲與p溝道MOS晶體管相連，在另一種結(jié)構(gòu)中用反熔絲與n溝道MOS晶體管相連。當不像通常那樣采用附加的薄膜工藝來制造反熔絲時，Tamura等人碰到了另外的困難。當反熔絲被短路時，串聯(lián)在晶體管上的高電壓足以擊穿晶體管的二氧化硅層。Tamura等人提出在電路上另加一個晶體管以避免使第一個晶體管上的電壓達到擊穿電壓。
上面的資料說明各種先進的存儲技術(shù)仍然存在缺陷。即使是新發(fā)明的存儲技術(shù)能夠克服以前存儲器的缺點，這些技術(shù)被采用的速度也可能很緩慢。其中一個原因就是懷疑存儲器單元的質(zhì)量，尤其是懷疑各個單元能否可靠地編程。
·發(fā)明內(nèi)容本發(fā)明的內(nèi)容是一種測試可編程存儲器單元的方法，該存儲器單元可以用于擁有選擇線和存取線存儲器陣列中，存儲器單元由兩根存取線之間的選擇晶體管以及與它相連的數(shù)據(jù)存取單元組成，此外選擇晶體管的柵與一根選擇線相連，而數(shù)據(jù)存取單元包含有用來物理存儲數(shù)據(jù)的超薄絕緣介質(zhì)，其特征是這種存儲單元的測試方法包括在該超薄絕緣介質(zhì)上加上測試電壓，該測試電壓小于該超薄絕緣介質(zhì)的擊穿電壓，當加載測試電壓時，測量流過該超薄絕緣介質(zhì)的電流總量，如果流過的電流小于常規(guī)電流電平，確認該存儲單元不能起作用。
該方法中所指的測量電流為流經(jīng)該超薄絕緣介質(zhì)的Fowler-Nordheim隧道電流。
該方法中所指的測試電壓的作用時間在10納秒與5微秒之間。
該方法包含確認測量電流是否低于預先確定的閾值的上限。
該閾值電流上限為50微安或更低。
本發(fā)明的另一內(nèi)容是一種測試可編程存儲器單元的方法，該存儲器單元可以用于擁有選擇線和存取線存儲器陣列中，存儲器單元由兩根存取線之間的選擇晶體管以及與它相連的數(shù)據(jù)存取單元組成，此外選擇晶體管的柵與一根選擇線相連，而數(shù)據(jù)存取單元包含有用來物理存儲數(shù)據(jù)的超薄絕緣介質(zhì)，其特征是這種存儲單元的測試方法包括在該超薄絕緣介質(zhì)上加上測試電壓，該測試電壓小于該超薄絕緣介質(zhì)的擊穿電壓，當加載測試電壓時，測量流過該超薄絕緣介質(zhì)的電流總量，如果該電流值在預先確定的范圍之內(nèi)，確認該存儲單元是可用的。
該方法中所指的測量電流為流經(jīng)該超薄絕緣介質(zhì)的Fowler-Nordheim隧道電流。
該方法中所指的測試電壓的作用時間在10納秒至5微秒之間。
本發(fā)明的另一內(nèi)容是一種測試可編程存儲器單元的方法，該存儲器單元可以用于擁有選擇線和存取線存儲器陣列中，存儲器單元由兩根存取線之間的選擇晶體管以及與它相連的數(shù)據(jù)存取單元組成，此外選擇晶體管的柵與一根選擇線相連，而數(shù)據(jù)存取單元包含有用來物理存儲數(shù)據(jù)的超薄絕緣介質(zhì)，其特征是這種存儲單元的測試方法包括在該超薄絕緣介質(zhì)上加上測試電壓，該測試電壓小于該超薄絕緣介質(zhì)的擊穿電壓，當加載測試電壓時，測量流過該超薄絕緣介質(zhì)的電流總量，如果該電流小于快速位電流，確定該存儲單元可用。
該方法中所指的測量電流為流經(jīng)該超薄絕緣介質(zhì)的Fowler-Nordheim隧道電流。
該方法中所指的測量電壓為4至4.5伏。
該方法中所指的測量電壓的選擇，是使它產(chǎn)生的快速位電流適合用檢測電路來測量。
本發(fā)明的另一內(nèi)容是一種測試可編程存儲器單元的方法，該存儲器單元可以用于擁有選擇線和存取線存儲器陣列中，存儲器單元由兩根存取線之間的選擇晶體管以及與它相連的數(shù)據(jù)存取單元組成，此外選擇晶體管的柵與一根選擇線相連，而數(shù)據(jù)存取單元包含有用來物理存儲數(shù)據(jù)的超薄絕緣介質(zhì)，其特征是這種存儲單元的測試方法包括在該超薄絕緣介質(zhì)上加上測試電壓，該測試電壓小于該超薄絕緣介質(zhì)的擊穿電壓，當加載測試電壓時，測量流過該超薄絕緣介質(zhì)的電流總量，如果流過的電流高于常規(guī)電流電平，確認該存儲單元不可用。
該方法中所指的測量電流為流經(jīng)該超薄絕緣介質(zhì)的Fowler-Nordhheim隧道電流。
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圖1采用本發(fā)明的一種存儲器陣列的部分電路示意圖。
圖2圖1所示的一部分存儲器陣列的部分布局圖。
圖3對應于圖2的部分存儲器陣列的集成電路結(jié)構(gòu)的斷面圖。
圖4圖3中集成電路的變種結(jié)構(gòu)的斷面圖。
圖5采用本發(fā)明的另一種存儲器陣列的部分電路示意圖。
圖6圖5所示部分存儲器陣列的部分布局圖。
圖7對應于圖6的部分存儲器陣列的集成電路結(jié)構(gòu)的斷面圖。
圖8電壓值表。
圖9電壓值表。
圖10電壓值表。
圖11其中一種結(jié)構(gòu)的存儲器陣列的局部具體原理12圖11中存儲器陣列的頂層版13測試一個正常的存儲器單元和兩個有缺陷的存儲器單元的不同電流曲線的示意圖。
·具體實施方式
最近，本發(fā)明的發(fā)明人開發(fā)了一系列與單層多晶硅邏輯工藝相兼容的半導體存儲器單元與陣列。這些存儲器單元與陣列都是基于薄氧化層的擊穿為原理。關于這些存儲器單元與陣列的具體描述見下面發(fā)表于美國專利應用的文章，序列號09/955,641，2001年9月18，《利用超薄介質(zhì)擊穿現(xiàn)象的半導體存儲器單元和存儲器陣列》；序列號10/024,327，2001年12月17，《利用超薄介質(zhì)擊穿現(xiàn)象的半導體存儲器單元和存儲器陣列》；序列號09/982,034，2001年10月17，《由邏輯工藝形成的非揮發(fā)性存儲器智能卡》；序列號09/982,314，2001年10月17，《由邏輯工藝形成的可編程非揮發(fā)性氧化物存儲器》；序列號10/133,704，2002年4月26，《單管高密度半導體存儲單元與存儲陣列》，每一篇由此合成一個整體來做為參考。
為了完整起見，下面描述一個適合使用本發(fā)明的存儲器的例子。必須意識到的是其他類型的存儲器單元也有可能用本發(fā)明的方法嘗試過，下面描述的僅僅是一個例子而已。概括而言，半導體存儲單元都把它的數(shù)據(jù)存儲單元構(gòu)建于超薄絕緣體周圍，例如柵上的二氧化物。數(shù)據(jù)存儲單元是用來存儲信息的，它是通過加應力使超薄絕緣介質(zhì)擊穿(軟擊穿或硬擊穿)來建立存儲單元的漏電流的電平來實現(xiàn)的。存儲單元的讀取是通過檢測從單元中抽取的電流來實現(xiàn)。在當今的先進CMOS邏輯工藝中通常會使用一種合適的超薄介質(zhì)(比如說約50埃厚或50埃厚以下的高質(zhì)量柵氧化層)。這種氧化層通常的形成方法有淀積、硅有源區(qū)的氧生長、或者它們的組合工藝。其它一些合適的介質(zhì)包括氧化物—氮化物—氧化物復合介質(zhì)、化合氧化物等。
在下面的描述中，給出了大量的具體細節(jié)以便對本發(fā)明的具體裝置有一個透徹的理解。然而，熟悉相關工藝的人將會認識到本發(fā)明在沒有一個或多個具體細節(jié)的情況下，即采用其它的方法、元件、材料等就可以實施。另外，為了避免本發(fā)明的某些方面被掩蓋，對一些大家所熟知的結(jié)構(gòu)、材料或操作原理就不再詳述或圖解說明。
整個詳細說明中提到的“一個具體裝置”或“某個具體裝置”表示與該具體裝置關聯(lián)的具體特點、結(jié)構(gòu)或特性至少包含在本發(fā)明的一個具體裝置中。因此，在整個詳細說明中的各處所出現(xiàn)的“在一個具體裝置中”或“在某個具體裝置中”等措詞不一定全指同一個具體裝置。而且，具體的特點、結(jié)構(gòu)或特性可以在一個具體裝置或多個具體裝置中以任何合適的方式結(jié)合在一起。
·存儲單元與陣列圖1中的示意圖給出了由多個這樣的存儲器單元構(gòu)成的一個存儲器陣列100的4×4部分的例子。圖1給出了16個存儲器單元，每一個單元有一個MOS(金屬氧化物半導體)晶體管和一個MOS半晶體管。例如，在第1行R1和第1列C1的交叉點的存儲器單元有一個n溝MOS晶體管115，它的柵極與行線R1連在一起，它的源極與源線S1連在一起，它的漏極與MOS半晶體管111的一個端連在一起。
這里的MOS晶體管115也稱為選擇晶體管，用來“選擇”一個特定的存儲器單元用于編程或讀出。如下所述，在編程步驟中，給選擇晶體管和MOS半晶體管111加一個電壓來擊穿MOS半晶體管111的柵氧化層。然而，擊穿選擇晶體管的柵氧化層是不期望的。因此，在某些替代的具體裝置中選擇晶體管的柵氧化層比MOS半晶體管111的要厚一些。另外或者換一種方法，選擇晶體管可以用一種更能抗擊穿的器件來代替。
MOS半晶體管111的柵極與列線C1連接在一起。圖1中給出的其它存儲器單元由下面的一些半晶體管—晶體管對構(gòu)成112和116，113和117，114和118，125和121，126和122，127和123，128和124，131和135，132和136，133和137，134和138，145和141，146和142，147和143，以及148和144。
MOS半晶體管的工作原理如下在編程或讀出時，給柵極加上一個正電壓(對p—型有源區(qū)來說)，柵極是電容的一個端。柵極起電容的一個板極的作用，同時也使柵極的下面形成一個n形反型層。反型層起電容的另一個板極的作用，并與源/漏區(qū)一起構(gòu)成電容的第二個端。
在圖1的存儲器陣列100中使用半晶體管型數(shù)據(jù)存儲元件是有利的，因為半晶體管可用許多常規(guī)的MOS和CMOS工藝制作而不需添加任何掩膜步驟。然而，如果需要，也可使用其它種類的超薄介質(zhì)數(shù)據(jù)存儲元件。例如，電容型數(shù)據(jù)存儲元件的好處是可在任一個方向上編程，而且當給超薄介質(zhì)加應力時它的電阻要小一些，但在某些工藝中需要增加一次掩膜步驟。圖3為半晶體管數(shù)據(jù)存儲元件的截面圖，圖4為電容型數(shù)據(jù)存儲元件的截面圖。
雖然只給出了存儲器陣列100的4×4部分，但實際上當用比如說先進的0.13μmCMOS邏輯工藝制作時，這樣的存儲器陣列包含有大約1000兆位量級的存儲器單元。隨著CMOS邏輯工藝的進一步改進還可實現(xiàn)更大的存儲器。存儲器100實際上被組織成一些字節(jié)、頁面和冗余行或者列(未示出)，這種組織可用你所需要的任何方式進行。在工藝界有許多合適的存儲器組織結(jié)構(gòu)是大家所熟知的。
雖然只給出了存儲器陣列100的4×4部分，但實際上當用比如說先進的0.13μmCMOS邏輯工藝制作時，這樣的存儲器陣列包含有大約1000兆位量級的存儲器單元。隨著CMOS邏輯工藝的進一步改進還可實現(xiàn)更大的存儲器。存儲器100實際上被組織成一些字節(jié)、頁面和冗余行或者列(未示出)，這種組織可用你所需要的任何方式進行。在工藝界有許多合適的存儲器組織結(jié)構(gòu)是大家所熟知的。邏輯工藝?！癕OS”這個詞在字面上的意思是金屬—氧化物—硅。雖然字母“M”表示“金屬”柵結(jié)構(gòu)、字母“O”表示氧化物，但MOS這個詞語通常理解為適用于任何柵材料，包括摻雜多晶硅、其它良導體以及二氧化硅以外的各種不同的柵介質(zhì)。這個詞語在本說明中就是這樣用的。例如，介質(zhì)可以是任何一種介質(zhì)，比如氧化物或氮化物，它在加上一段時間的電壓時就會發(fā)生硬擊穿或軟擊穿。在一個具體裝置中，使用了約50埃厚的熱生長柵二氧化硅。
存儲器陣列100最好是采用柵格方式布局，使列線(如C1和C2)與行線(如R1，R2，R3和R4)及擴散源線垂直。為形成氧化物隔離結(jié)構(gòu)，包括氧化物溝槽302和314(圖3)和刻出有源區(qū)如313(圖3)，使用了具有圖形213(圖2)的有源區(qū)掩膜版進行光刻。有源區(qū)將包括各種晶體管、半晶體管和存儲器陣列的擴散源線。位于行線R1和列線C1交叉點的MOS半晶體管111和MOS晶體管115和位于行線R2和列線C1交叉點的MOS半晶體管125和MOS晶體管121是在p阱有源區(qū)313以下面的方式形成的。
在形成超薄柵氧化層312后淀積和摻雜多晶硅。然后用柵掩膜版光刻圖形。柵掩膜版包含的圖形有半晶體管111，125的柵極311和301的圖形211、214、221和224以及(未給出的)半晶體管112，126和其它半晶體管的柵極；和行線R1和R2的R1和R2圖形，這些圖形也起選擇晶體管115、121、116和122(以及其它選擇晶體管)的柵極的作用。各種源區(qū)和漏區(qū)用n型輕摻雜溝道(“NLDD”)工藝步驟(注入、隔離、和n+源/漏注入)形成，制作出n+區(qū)306、308和310。n+區(qū)308也是擴散源線的一部分。用包括圖形210、215、220和225(圖2)的接觸掩膜版形成柵極301和311(圖3)和其它柵極(未給出)的接觸通孔。金屬掩膜版包括標有C1和C2(圖2)的虛線圖形，用于形成如C1和C2那樣的列線，這些列線與多晶硅行線(如R1，R2，R3和R4)及擴散源線垂直。存儲器100中的其它晶體管—半晶體管對用同樣的方法同時形成。
圖4所示是一個說明性MOS集成電路400的主要結(jié)構(gòu)的斷面圖。斷面圖400與圖3的斷面圖300類似，只是圖3中的半晶體管125和111被另一種超薄介質(zhì)數(shù)據(jù)存儲元件，即電容器425和411所代替。位于行線R1和列線C1交叉點的電容器411是通過多晶硅柵311形成的。它是通過用圖形210刻出的金屬接觸來實現(xiàn)接觸的，并覆蓋在柵氧化層312和深擴散n+區(qū)410上面。同樣，位于行線R2和列線C1交叉點的MOS電容器425是通過多晶硅柵301形成的，它是通過用圖形215刻出的金屬接觸來實現(xiàn)接觸的，并覆蓋在柵氧化層312和深擴散n+區(qū)406上面。
n+區(qū)406和410可讓電容器425和411相對于圖3的半晶體管125和111具有阻值非常低的導電態(tài)，但這要取決于傳導電流的反型層的建立。電容器425和411的另一個優(yōu)點是它們可通過任一個方向流動的電流進行編程。電容器406和410的一個缺點就是一般都需要通過增加一道光刻工藝和/或注入工藝來對市場上的可利用工藝進行修改。例如，形成n+區(qū)406和410的合適技術(shù)包括在淀積多晶硅柵之前使用的埋層n+注入，或者在淀積多晶硅和刻蝕之后進行側(cè)面注入擴散。雖然n+區(qū)406和410看來要比集成它們的摻雜區(qū)306和310擴散得更深一些，但擴散的深度是可以按要求改變的。
圖5所示的存儲器陣列500就是存儲器陣列100的一個變種。該圖示出了由存儲器單元構(gòu)成的一個更大的存儲器陣列的任意4×4部分，每一個存儲器單元有一個MOS晶體管和一個MOS半晶體管。例如，位于第1行R1和第1列C1的交叉點的存儲器單元包括一個柵連接到行線R1、漏連接到第1列C1、源連接到一個MOS半晶體管511的n溝MOS晶體管515。MOS半晶體管511的柵端連接到源線S1。圖1中所示的其它存儲器單元是通過類似的半晶體管-晶體管對構(gòu)成的，它們是512和516、513和517、514和518、521和525、522和526、523和527、524和528、531和535、532和536、533和537、534和538、541和545、542和546、543和547、544和548。
正如圖1的存儲器陣列的情況那樣，在圖5所示的存儲器陣列中，可用MOS電容器來代替MOS半晶體管。
圖6所示為存儲器陣列500的一部分的局部布局圖600。圖7給出了一個說明性MOS集成電路700主要結(jié)構(gòu)的斷面圖，根據(jù)圖5的布局圖，這些主要結(jié)構(gòu)對應于由晶體管—半晶體管對515和511、525和521構(gòu)成的存儲器單元對。圖6的布局圖適合于比如說先進CMOS邏輯工藝。存儲器陣列500最好是用一種柵格方式布局，使列線(如C1和C2)與行線(如R1，R2，R3和R4)及源線(如S1)垂直。用包括圖形612、614、622和624(圖6)的一塊n+擴散和有源區(qū)掩膜版進行光刻，形成氧隔離結(jié)構(gòu)和有源區(qū)如710(圖7)。氧隔離結(jié)構(gòu)包括氧化物溝槽704(圖7)；有源區(qū)將包括存儲器陣列的各種晶體管和半晶體管。位于行線R1和列線C1交叉點的MOS半晶體管511和MOS晶體管515以及位于行線R2和列線C1交叉點的MOS半晶體管521和MOS晶體管525是在p阱有源區(qū)710以下面的方式形成的。形成一層超薄柵氧化層702后進行多晶硅淀積和摻雜。其圖形是用具有圖形R1，S1和R2的柵掩膜版光刻出的，這些圖形結(jié)構(gòu)用作選擇晶體管515、525、516和526以及半晶體管511、521、512和522的柵。各個源區(qū)和漏區(qū)通過使用n型輕摻雜溝道(“NLDD”)工藝步驟(注入、隔離和n+源/漏注入)來形成，制作出n+區(qū)712、714、716和718(圖7)。使用一塊具有圖形610、616、620和626(圖6)的接觸掩膜版進行光刻形成漏712和718(圖7)以及到其它漏(未給出)的接觸通孔。金屬掩膜版包括標有C1和C2(圖6)的虛線圖形，用來形成列線(如C1和C2)，列線與多晶硅行線(如R1、R2、R3和R4)以及多晶硅源線(如S1)垂直。存儲器500中的其它晶體管—半晶體管對用同樣的方法同時形成。
現(xiàn)在參照圖8所示的說明性電壓來說明存儲器陣列100的工作原理。需要理解的是這些電壓是說明性的，在不同的應用中或當使用不同的工藝技術(shù)時，很可能就要使用不同的電壓。在編程時，存儲器陣列100中的各個存儲器單元就暴露在四種可能的電壓組合的一種情況下，這些電壓表示在圖8的線801、802、803和804上；寫電壓表示在線805、806、807和808上。
假定被選擇的行和列(“SR/SC”)是R1和C1，用它來對晶體管115和半晶體管111組成的存儲器單元進行編程。正如線801上所示的那樣，在行線R1上的電壓是2.5V，在源線S1上的電壓是0V，足以使晶體管115導通，使晶體管115的漏電壓變成0V。在列線C1上的電壓是7.0V，它在半晶體管111的兩端造成一個7V的電位差。半晶體管111中的柵氧化層212是設計成在這個電位差下?lián)舸瑥亩鴮Υ鎯ζ鲉卧M行編程的。當半晶體管111被擊穿時，獲得的導電通路有足夠的電阻率來阻止晶體管115的柵氧化層212退化或擊穿。作為一個例子，在某些器件中，晶體管115的溝道電阻大約在10kΩ左右，而擊穿氧化層的電阻卻大于100kΩ。
假定R1和C1是被選擇的行和列，考慮一下這個選擇對于位于被選擇行和未被選擇列(“SR/UC”)的交叉點上的由晶體管116和半晶體管112所構(gòu)成的存儲器單元的影響。正如線802上所示那樣，在行線R1上的電壓是2.5V，在源線S1上的電壓是0V，足以使晶體管116導通并使晶體管115的漏電壓變成0V。然而，在列線C2上的電壓是0V，這會使半晶體管112的兩端產(chǎn)生一個0V的電位差。存儲器單元不能編程。
假設R1和C1是被選擇的行和列，考慮一下這個選擇對于位于未被選擇的行和被選擇的列(“UR/SC”)交叉點上的由晶體管121和半晶體管125構(gòu)成的存儲器單元的影響。正如線803所示那樣，行線R2上的電壓是0V，源線S1上的電壓是0V，于是晶體管121不導通，而且晶體管121和半晶體管125之間的節(jié)點浮置。在列線C1上的電壓是8.0V，這使半晶體管125兩端產(chǎn)生一個不到4V的電位差。存儲器單元不編程，而這個沒有任何電流流動的不到5V的電位差不足以使半晶體管125或晶體管121中的柵氧化層出現(xiàn)損傷或者衰降。
假定R1和C1是被選擇的行和列，考慮一下這個選擇對于位于未被選擇的行和未被選擇的列(“UR/UC”)交叉點上的由晶體管122和半晶體管126所構(gòu)成的存儲器單元的影響。正如線804上所示那樣，在行線R2上的電壓是0V，在源線S1上的電壓是0V，所以晶體管122不導通。在列線C2上的電壓也是0V，所以在半晶體管126兩端沒有電位差。存儲器單元不編程。
存儲器陣列100的讀出方式如下在被選擇行(“SR”)上加一個2.5V的讀選電壓，在被選擇列(“SC”)上加一個1.5V的讀選電壓。所有其它未被選擇的行(“UR”)和未被選擇的列(“UC”)設置為0V。假定R1和C1是被選擇的行和列(“SR/SC”)，由晶體管115和半晶體管111形成的存儲器單元已被編程。正如線805上所示那樣，通過行線R1給晶體管115的柵加上一個2.5V的讀選電壓，通過源線S1給其源加上一個0V電壓，使電流從列線C1被吸收。列線C1上的電壓為1.5V，表明存儲器單元已被編程。如果存儲器單元未被編程，就不會有電流的流動，指示存儲器單元未被編程。
在交叉點的存儲器單元如果具有未被選擇行或者未被選擇列就不會吸收電流。正如線806所示的一條被選擇行線和一條未被選擇列線的情況一樣，給存儲器單元中的晶體管的柵加上2.5V的電壓，但是由于在列線上的電壓是0V，所以沒有電流流動。正如線807上所示的一條未被選擇行線和一條被選擇的列線的情況那樣，加在存儲器單元中晶體管柵上的電壓是0V。雖然列線上存在的電壓是1.5V，但晶體管保持關態(tài)，所以沒有電流流動。正如線808上所示的一條未被選擇行線和一條未被選擇列線的情況那樣，加在存儲器單元中晶體管的柵上的電壓是0V，而且在列線上存在的電壓是0V，所以沒有電流流動。
現(xiàn)在參照圖9和10所示的電壓來說明存儲器陣列500的工作原理。這些電壓是說明性的，在不同的應用中或當使用不同的工藝技術(shù)時，很可能就要使用不同的電壓。還要指出的是，雖然在圖8、9和10的表中所列的電壓值是不同的，但這些電壓值后面的原理是一樣的，這說明了有用電壓的廣度。
先來考慮圖9表中所列的說明性編程電壓。在半晶體管具有一層超薄柵介質(zhì)，但選擇晶體管是柵氧化層厚度大于50埃的輸入/輸出器件的情況下這些電壓是適用的。在編程時，存儲器陣列500中的各個存儲器單元就暴露在四中可能的電壓組合中的一種情況下，這在圖9的線901、902、903和904上示出。所有電壓組合的一個共同點就是源線S1的電壓值為0V。
假定被選擇的行和列(“SR/SC”)是R1和C1，這種選擇將用來對晶體管515和半晶體管511構(gòu)成的存儲器單元進行編程。正如線901上所示的那樣，在行線R1上的電壓是7.0V，在列線C1上的電壓是7.0V。這就使柵和漏上出現(xiàn)7.0V的電壓，足以使晶體管515導通。晶體管515的源電壓升到7.0V，使晶體管515兩端稍微有一點電壓降，從而使半晶體管511的兩端出現(xiàn)一個6.6V的電位差。半晶體管511中的柵氧化層712是設計成在這個電位差下?lián)舸?，從而對存儲器單元進行編程的。當半晶體管511擊穿時，獲得的導電通路具有足夠的電阻率來阻止晶體管515的柵氧化層712出現(xiàn)衰降或者擊穿。
假設R1和C1是被選擇的行和列，考慮這種選擇對于位于被選擇的行和未被選擇列(“SR/UC”)交叉點上的由晶體管516和半晶體管512構(gòu)成的存儲器單元的影響。正如線902上所示那樣，在行線R1上的電壓是7.0V，在列線C1上的電壓是0V。這使柵上的電壓為7.0V，足以使晶體管516導通，并使晶體管516源上的電壓與列線C2上的電壓大致相同，即0V。因為半晶體管512兩端的電位差約為0V，所以存儲器單元不編程。
假設R1和C1為被選擇的行和列，考慮這種選擇對于位于未被選擇行和被選擇列(“UR/SC”)交叉點上的由晶體管525和半晶體管521構(gòu)成的存儲器單元的影響。正如線903上所示的那樣，行線R2上的電壓是0V，列線C1上的電壓是7.0V。這使得柵上的電壓為0V，漏上的電壓為7.0V。雖然在漏上的電位和源線S1上的電位間有7.0V的電壓差大致在晶體管525和半晶體管125之間平分，并使半晶體管521的氧化層兩端出現(xiàn)不到4V的電位差，但晶體管525不導通。存儲器單元不編程，沒有任何電流流動的不到4V的電位差不足以使半晶體管521或晶體管525的柵氧化層出現(xiàn)損傷或衰降。
假設R1和C1為被選擇的行和列，考慮這種選擇對位于未被選擇的行和未被選擇的列(“UR/UC”)交叉點上的由晶體管526和半晶體管522構(gòu)成的存儲器單元的影響。正如線904上所示出的那樣，在行線R2上的電壓是0V，在列線C2上的電壓為0V，所以晶體管526不導通。在源線S1上的電壓也是0V，所以在半晶體管522的兩端沒有電位差。存儲器單元不編程。
然后考慮圖10的表中所列的說明性編程電壓。對于半晶體管和選擇晶體管都具有超薄柵氧化層的情況下，這些電壓值是合適的。在編程時，存儲器陣列500中的各個存儲器單元就暴露在四種電壓組合中的一種情況下。在圖10中的線1001、1002、1003和1004上表示出了這種情況。所有的電壓組合的一個共同點就是源線S1上的電壓值都是-4.5V。
假設R1和C1是被選擇的行和列(“SR/SC”)，這種選擇將用于對由晶體管515和半晶體管511構(gòu)成的存儲器單元進行編程。正如線1001上所示的那樣，在行線R1上的電壓是2.5V，在列線C1上的電壓是2.5V。這就使柵和漏上出現(xiàn)了2.5V的電壓，足以使晶體管515導通。晶體管515的源電壓被升到2.5V，使晶體管515兩端出現(xiàn)了輕微的電壓降，從而使半晶體管511的兩端出現(xiàn)6.6V的電位差。半晶體管511中的柵氧化層712是設計成在這個電位差下?lián)舸瑥亩鴮Υ鎯ζ鲉卧幊痰?。當半晶體管511擊穿時，獲得的導電通路具有足夠的電阻率來阻止晶體管515的柵氧化層712出現(xiàn)擊穿或衰降。
假設R1和C1為被選擇的行和列，考慮這種選擇對位于被選擇的行和未被選擇的列(“SR/UC”)交叉點上的由晶體管516和半晶體管512構(gòu)成的存儲器單元的影響。正如線1002上所示的那樣，在行線R1上的電壓是2.5V，在列線C1上的電壓是0V，這就使柵上的電壓為2.5V，足以使晶體管516導通，并使晶體管516的源極電壓升到約為列線C2上的電壓值，即0V。由于半晶體管512兩端的電位差大約為4.0V，所以存儲器單元不編程。
假設R1和C1為被選擇的行和列，考慮這種選擇對位于未被選擇的行和被選擇的的列(“UR/SC”)交叉點上的由晶體管525和半晶體管521構(gòu)成的存儲器單元的影響。正如線1003上所示的那樣，在行線R2上的電壓是0V，在列線C1上的電壓是2.5V。這就使柵上的電壓為0V，源上的電壓為2.5V。晶體管525不導通，盡管漏上的電位和源線S1上的電位有約6.5V的電位差并且大致均分在晶體管525和半晶體管125上，導致半晶體管521的氧化層兩端出現(xiàn)不到4V的電位差。存儲器單元不編程，這個在沒有任何電流流動的情況下不到4V的電位差不足以對半晶體管521或者晶體管525中的柵氧化層造成損傷或者衰降。
假設R1和C1為被選擇的行和列，考慮這種選擇對位于未被選擇的行和未被選擇的列(“UR/UC”)交叉點上的由晶體管526和半晶體管522構(gòu)成的存儲器單元的影響。正如線1004上所示的那樣，在行線R2上的電壓是0V，在列線C2上的電壓是0V，所以晶體管526不導通。由于在源線S1上的電壓是-4.5V，所以在半晶體管522兩端出現(xiàn)的電位差小于4V。存儲器單元不編程。這個在沒有任何電流流動的情況下不到4V的電位差不足以使半晶體管522或晶體管526中的柵氧化層出現(xiàn)損傷或者衰降。
無論用不用圖9或圖10表中列出的編程電壓，存儲器陣列500都是以下面的方式讀出的。給被選擇的行(“SR”)加上一個2.5V的讀選電壓并給被選擇的列(“SC”)加上一個1.5V的讀選電壓。所有其它未被選擇的行(“UR”)和未被選擇的列(“UC”)置于0V。假定R1和C1為被選擇的行和列(“SR/SC”)并且由晶體管515和半晶體管511構(gòu)成的存儲器單元已被編程。正如線905和1005上所示的那樣，通過行線R1給晶體管515的柵加上一個2.5V的讀選擇電壓并通過列線C1給漏加上一個1.5V的電壓，就會使電流從列線C1被吸收，表明存儲器單元已被編程。如果存儲器單元未被編程，就不會有電流流動，表明存儲器單元未被編程。
在交叉點有一個未被選擇的行或者未被選擇的列的情況下，不會有電流被存儲器單元吸收。正如線906和1006所示的一條被選擇行和一條未被選擇列的情況那樣，存儲器單元中晶體管的柵加上了2.5V電壓，但在列線上存在的電壓是0V，所以不會有電流流動。正如線907和1007上所示出的一條未被選擇行線和一條被選擇列線的情況那樣，加在存儲器單元中晶體管柵上的電壓是0V。雖然在列線上出現(xiàn)的電壓是1.5V，但沒有電流流動，因為晶體管保持關態(tài)。正如線908和1008上所示的一條未被選擇行線和一條未被選擇列線的情況那樣，加在存儲器單元晶體管柵上的電壓是0V，并且列線上的電壓是0V，所以沒有電流流動。
前面描述的并在圖1到圖10所示的存儲器單元和陣列的設計比先前工藝下的存儲器單元有很大的價格、性能優(yōu)勢。然而，如前所見，編程過程中相對較大的編程電壓(典型值是6或更大)應用于半晶體管的氧化層。對于那些沒有被選來編程的行(如，非編程單元的選擇晶體管)來說，如果該單元已經(jīng)事先編程，相對較大的電壓會加在未編程的選擇晶體管的氧化層上。這可能損害(擊穿)被選中晶體管的氧化層。為了解決這個問題，也許選擇晶體管會用到一個較厚(70埃左右)的柵氧化層。可是，厚的柵氧化層導致存儲器單元尺寸變大。
通過修改版圖和編程電壓，前面提出的問題也許可以得到解決。具體地，在下面描述的一個具體裝置中，選擇晶體管的柵氧化層可以做成和半晶體管存儲元件一樣的超薄介質(zhì)。這是因為未被選中的存儲器單元的選擇晶體管的柵氧化層不能夠經(jīng)受大的電壓。翻到圖11、12，可以看到本發(fā)明其中一種具體裝置的示意圖和頂層版圖。在這種具體裝置里，選擇晶體管1701被一個信號VWR1(下標表示“第1個讀出字線”)控制。存儲器單元其他的行由信號VWn控制選擇晶體管，這里n是從1到N(存儲器陣列行的總數(shù))。信號VWRn在提到的行選擇線上傳輸，或者說在字選擇線上。
選擇晶體管1701的源與提供電壓VC1的一個列選擇線1705(也稱列位線)相連。存儲器單元其它的列與由信號VCm控制的選擇晶體管的源相連，這里的m是從1到M(存儲器陣列里列的總數(shù))。
選擇晶體管1701的漏與電容器1703的一端相連。在一種具體裝置中，電容器1703是一個由離子注入?yún)^(qū)、柵氧化層和多晶硅層形成的MOS電容器。在一種具體裝置中，選擇晶體管1701的源與MOS電容器1703的離子注入?yún)^(qū)相連。電容器的柵氧化層用作存儲元件(如前所述，為了編程，可以將柵氧化層選擇性地擊穿)。MOS電容器1703的多晶硅層與編程行1701(其提供電壓VMP1)相連。其它的具有MOS電容器1703多晶硅層的存儲器單元的行，與信號VWPn相連接，這里n從1到N(存儲器陣列里的行的總數(shù))。信號VWRn在提到的行編程線上傳輸，或行字線上傳輸。
圖12中可以看到存儲器陣列的頂層版圖。這個頂層圖顯示了六個存儲器單元。圖11和圖12有著相同的單元數(shù)和同樣的設計結(jié)構(gòu)。從而，圖12中的選擇晶體管1701顯示為源區(qū)和漏注入?yún)^(qū)之間形成的多晶硅層(VWRI)。圖12也顯示出把選擇晶體管1701的漏連向一個列位線的接觸孔1801。
作為例證，下表列出圖11和12中的存儲器單元在說明性電壓下的運行狀況。
需要指出的是，上述電壓數(shù)值是例證性的，不同的應用方式或不同的加工工藝，應用的電壓很可能不同。編程過程中，存儲器陣列里眾多的存儲器單元可能暴露于四種電壓組合中的一組，分別對應于(1)被選擇列(SC)和被選擇行(SR)交叉點上的單元；(2)不在被選擇列(指未被選擇列或“UC”)，但是在被選擇行的單元；(3)不在被選行(指未選擇行或“UR”)，但是在被選列的單元；(4)既不在被選行又不在被選列的單元。
對于被選擇行和被選擇列(“SR/SC”)上的單元來說，在行線VWR上的電壓是2伏，在列選擇線VC上的電壓是0伏，在編程線VWP上的電壓是5.5伏。這就在電容器1703的氧化層上造成5.5伏的電勢差(VXO)。電容器的氧化層被設計在這個電勢差擊穿，以此來編程存儲器單元。此外，選擇晶體管氧化層上的電壓(VGO)的最大值設計為2伏。這防止了選擇晶體管的氧化層被擊穿。
接下來，我們考慮在被選擇行和未被選擇列(“SR/UC”)交叉點的存儲器單元上的影響。如前表所示，行線VWR上的電壓是2伏，列選擇線VC上的電壓是2伏，編程線VWP上的電壓是5.5伏。這使電容器氧化層上的電壓VXO為3.5伏。這不能擊穿氧化層，從而，該單元不會被編程。這就允許選擇晶體管使用超薄柵氧化層。
接著，我們考慮在未被選擇行和被選擇列(“UR/SC”)交叉點的存儲器單元上的影響。如前表所示，行線VWR上的電壓是0伏，列選擇線VC上的電壓是0伏，編程線VWP上的電壓是0伏。這使電容器氧化層上電壓VXO是0伏。這不能擊穿氧化層，因此，該單元不會被編程。此外，沒有電壓VGO穿過選擇晶體管的氧化層。這就再一次允許選擇晶體管使用超薄柵氧化層。
接著，我們考慮在未被選擇行和未被選擇列(“UR/UC”)交叉點的存儲器單元上的影響。如前表所示，行線VWR上的電壓是0伏，列選擇線VC上的電壓是2伏，編程線VWP上的電壓是0伏。這使電容器氧化層上的電壓VXO是10伏。這不能擊穿氧化層，因此，該單元不會被編程。此外，穿過選擇晶體管的氧化層的最大電壓VGO是2伏。這就再一次允許選擇晶體管使用超薄柵氧化層。
存儲器可以用下面的方法來讀被選擇行(“SR”)上設置1.2伏的讀選擇電壓，被選擇列(“SC”)上設置1.2伏的讀列選擇電壓。其他所有未被選擇行(“UR”)和未被選擇列(“UC”)設置為0伏。假定被選擇列和被選擇行交叉點的存儲器單元已被編程。選擇晶體管1701通過行線VWR提供給柵1.2伏(讀選擇電壓)，通過列線VC提供給漏1.2伏電壓。如果單元已被編程，電流將從1.2伏的列線VC被吸收。如果單元沒有被編程，沒有電流流動，表明存儲器單元沒有被編程。
·存儲單元的測試為了保證位于半晶體管和電容(數(shù)據(jù)存儲單元)下的柵氧化層(也稱為薄氧化層)能夠達到編程所要求的質(zhì)量，依照本發(fā)明，存儲陣列的每一個單元都可以被測試。測試的方法，是在數(shù)據(jù)存儲單元的柵氧化層上加電壓并測量流過電流的大小。
如果發(fā)現(xiàn)一個或一個以上的存儲單元有缺陷，則存儲單元的冗余的行或列就會用來補償。此外，如果過多的存儲單元有缺陷，那么整個存儲陣列就是不合格的。
本發(fā)明用瞬態(tài)福勒-諾德海姆(Fowler-Nordheim)隧道電流來測試柵氧化層。在一個具體電路中，存儲單元是用0.18微米的工藝生產(chǎn)的，柵氧化層的厚度約為32埃。為了更好的在存儲單元中寫入程序，加載的電壓為8伏或更高，而由此產(chǎn)生的電流大約為30-200毫安。
但是，依照本發(fā)明，柵氧化層是用小于編程電壓的短脈沖來測量的。在一個具體電路中，上述器件的測量電壓為6-7伏。測試電壓的作用時間為10納秒至幾毫秒(例如5毫秒)。測試電壓以相同的方式作用于每一個所選擇的存儲單元，使得每一個所選擇的單元都有可能被編程，除非是一個較小的電壓作用于數(shù)據(jù)存儲單元的柵上。作用在柵氧化層上的測試電壓將會產(chǎn)生一個幾毫安至20毫安的Fowler-Nordheim隧道電流流過柵氧化層。這個電流總量還不足以提供在存儲單元寫入程序的所需電流。電流的范圍隨著柵氧化層厚度和存儲單元其他特性的改變而改變。但是，一般來說，電流應該小于50毫安。
測量Fowler-Nordheim隧道電流，以便確保處于為特定存儲單元所設置的參數(shù)范圍中，確定柵氧化層是否太厚或是太薄。電流的測量采用片上電流檢測電路，也就是通常用于存儲陣列集成電路中讀操作的電路。這種非破壞性的測試能夠保證存儲單元與陣列的編程性能。
翻到圖13，我們可以看到一個闡述本發(fā)明基本原理的典型曲線圖。在這個圖中，x軸是作用在柵上的電壓Vgox，單位為伏。Y軸是Fowler-Nordheim隧道電流，單位為安培。注意在y軸上的每個分割點表示一個數(shù)量級。因此曲線圖上y軸表示的范圍從一皮安到一安培。
曲線1101顯示了測量電流與作用于“常規(guī)的”存儲單元，柵氧化層上電壓的函數(shù)關系。稱這類單元為可用的存儲單元。在A點，柵氧化層上電壓為7伏，F(xiàn)owler-Nordheim隧道電流大約為10微安。這個7伏的測試電壓在這個具體的電路中必須為一個短脈沖，大約為0.1微秒。這樣能夠保證柵氧化層不會被損壞(例如疏忽導致的程序?qū)懭?。必須認識到的是短脈沖的持續(xù)時間與存儲單元的特定參數(shù)相關，有可能上升到5微秒，但是很可能小于1微秒。我們必須考慮測試期間電壓的總量和電壓的持續(xù)時間與為產(chǎn)生足夠測量的Fowler-Nordheim隧道電流而帶來的破壞柵氧化層的危險的之間的權(quán)衡。
B點作為一個參照點，采用8伏電壓對其編程，流過柵氧化層的電流是柵氧化層擊穿的結(jié)果，而且這個電流能夠達到幾百微安的數(shù)量級。在這個電壓下存儲單元只需幾到幾十微秒就會被編程。
曲線1103顯示出太厚或是有抗擊穿能力柵氧化層的電壓和電流的關系。由圖可見，當作用在柵氧化層上的測試電壓是7伏時，C點表示總電流。這個電流，如圖13中的例子可見，小于1納安。這個電流總量幾乎是無法檢測的，而且明顯少于常規(guī)存儲單元所預計的10微安。對應于常規(guī)存儲單元的電流值，稱為標稱電流水平(nominalcurrent level.)。因此，這個測試結(jié)果表明這個存儲單元是不合格的。
相反，曲線1105顯示了太薄或是相對來說有傳導電流能力的柵氧化層的電壓與電流的關系特點。由圖可見，當作用于柵氧化層上的電壓為7伏時，總電流顯示在D點。這個電流，如圖13中的例子，大約為1安培。這個總電流明顯超過了“常規(guī)的”存儲單元預計的10微安。換句話說，超薄氧化層中流過的電流遠遠超過了理想的電流標準，因此這個測試結(jié)果表明這個存儲單元是不合格的。
在另外一種篩除與超薄柵氧化層相關的缺陷的裝置中，可能使用4至5.5伏這種較低的測試電壓來探測失效點D。如果檢測電路的能夠探測到的電流有幾微安，和4至5.5伏電壓下的E點一樣，那么這個單元就會被認為不合格。實際上，超薄柵氧化層的測試電壓可能改變，一定作用電壓下的檢測電流遠超過了理論的電流標準則表示這個單元不合格。流過超薄柵氧化層的電流總量被稱為快速位電流電平(fast bit currentlevel)。
此外，測試電壓的量級可以這樣選擇，使其與測量電流的檢測電路相匹配。例如，如果檢測電路的探測范圍在1至10微安最佳，那么可以使用4至5.5伏的電壓。但是，如果存儲單元設計的特定變化導致了在寫入和讀取存儲單元所需電壓的改變，那么為了使檢測電路能夠較好地工，測試電壓也必需相應調(diào)整。從而，測試電壓的選擇應當使檢測電路能夠輕松地測量到快速位電流電平。
總之，晶圓片分類程序可以設置兩種短的篩選脈沖，一種是4至5.5伏，用來檢測薄氧化層位(稱為“快速位(fast bits)”)，另外一種是7至8伏的高電壓，用來檢測厚氧化層位(稱為“慢速位(slow bits)”)。上述兩種測試用來篩除非正常位(存儲單元)。
通過執(zhí)行上述的電流測試規(guī)則，如果Fowler-Norheim隧道電流能夠在所設定的參數(shù)內(nèi)，則這個存儲單元就會被確認為可用的。
在這里所發(fā)表的本發(fā)明的一些描述和應用是解說性的，并不是限制發(fā)明的范圍。在這里對具體電路的改變和修正都是有可能的，那些精通技術(shù)的人都能知道實際例證中各種元件的實際替代品和等效品。例如，不同例子中所設置的不同電壓僅僅是說明性的，可以在一個電壓范圍內(nèi)選擇一個精確的電壓，而且電壓的選擇無論如何都與器件的特性相關。為了敘述存儲器中通常使用的線條種類，使用了行線、列線等詞語，但有些存儲器對這些詞語可能有另外的叫法。對本文所披露的具體電路可能作出的改變和修正都不會背離本發(fā)明的范圍和精髓。
權(quán)利要求
1.一種測試可編程存儲器單元的方法，該存儲器單元可以用于擁有選擇線和存取線存儲器陣列中，存儲器單元由兩根存取線之間的選擇晶體管以及與它相連的數(shù)據(jù)存取單元組成，此外選擇晶體管的柵與一根選擇線相連，而數(shù)據(jù)存取單元包含有用來物理存儲數(shù)據(jù)的超薄絕緣介質(zhì)，其特征是這種存儲單元的測試方法包括在該超薄絕緣介質(zhì)上加上測試電壓，該測試電壓小于該超薄絕緣介質(zhì)的擊穿電壓，當加載測試電壓時，測量流過該超薄絕緣介質(zhì)的電流總量，如果流過的電流小于常規(guī)電流電平，確認該存儲單元不能起作用。
2.按權(quán)利要求1所述測試可編程存儲器單元的方法，其特征是所指的測量電流為流經(jīng)該超薄絕緣介質(zhì)的Fowler-Nordheim隧道電流。
3.按權(quán)利要求1所述測試可編程存儲器單元的方法，其特征是所指的測試電壓的作用時間在10納秒與5微秒之間。
4.按權(quán)利要求1所述測試可編程存儲器單元的方法，其特征是包含確認測量電流是否低于預先確定的閾值的上限。
5.按權(quán)利要求4所述測試可編程存儲器單元的方法，其特征是該閾值電流上限為50微安或更低。
6.一種測試可編程存儲器單元的方法，該存儲器單元可以用于擁有選擇線和存取線存儲器陣列中，存儲器單元由兩根存取線之間的選擇晶體管以及與它相連的數(shù)據(jù)存取單元組成，此外選擇晶體管的柵與一根選擇線相連，而數(shù)據(jù)存取單元包含有用來物理存儲數(shù)據(jù)的超薄絕緣介質(zhì)，其特征是這種存儲單元的測試方法包括在該超薄絕緣介質(zhì)上加上測試電壓，該測試電壓小于該超薄絕緣介質(zhì)的擊穿電壓，當加載測試電壓時，測量流過該超薄絕緣介質(zhì)的電流總量，如果該電流值在預先確定的范圍之內(nèi)，確認該存儲單元是可用的。
7.按權(quán)利要求6所述測試可編程存儲器單元的方法，其特征是所指的測量電流為流經(jīng)該超薄絕緣介質(zhì)的Fowler-Nordheim隧道電流。
8.按權(quán)利要求6所述測試可編程存儲器單元的方法，其特征是所指的測試電壓的作用時間在10納秒至5微秒之間。
9.一種測試可編程存儲器單元的方法，該存儲器單元可以用于擁有選擇線和存取線存儲器陣列中，存儲器單元由兩根存取線之間的選擇晶體管以及與它相連的數(shù)據(jù)存取單元組成，此外選擇晶體管的柵與一根選擇線相連，而數(shù)據(jù)存取單元包含有用來物理存儲數(shù)據(jù)的超薄絕緣介質(zhì)，其特征是這種存儲單元的測試方法包括在該超薄絕緣介質(zhì)上加上測試電壓，該測試電壓小于該超薄絕緣介質(zhì)的擊穿電壓，當加載測試電壓時，測量流過該超薄絕緣介質(zhì)的電流總量，如果該電流小于快速位電流，確定該存儲單元可用。
10.按權(quán)利要求9所述測試可編程存儲器單元的方法，其特征是所指的測量電流為流經(jīng)該超薄絕緣介質(zhì)的Fowler-Nordheim隧道電流。
11.按權(quán)利要求9所述測試可編程存儲器單元的方法，其特征是所指的測量電壓為4至4.5伏。
12.按權(quán)利要求9所述測試可編程存儲器單元的方法，其特征是所指的測量電壓的選擇，是使它產(chǎn)生的快速位電流適合用檢測電路來測量。
13.一種測試可編程存儲器單元的方法，該存儲器單元可以用于擁有選擇線和存取線存儲器陣列中，存儲器單元由兩根存取線之間的選擇晶體管以及與它相連的數(shù)據(jù)存取單元組成，此外選擇晶體管的柵與一根選擇線相連，而數(shù)據(jù)存取單元包含有用來物理存儲數(shù)據(jù)的超薄絕緣介質(zhì)，其特征是這種存儲單元的測試方法包括在該超薄絕緣介質(zhì)上加上測試電壓，該測試電壓小于該超薄絕緣介質(zhì)的擊穿電壓，當加載測試電壓時，測量流過該超薄絕緣介質(zhì)的電流總量，如果流過的電流高于常規(guī)電流電平，確認該存儲單元不可用。
14.按權(quán)利要求13所述測試可編程存儲器單元的方法，其特征是所指的測量電流為流經(jīng)該超薄絕緣介質(zhì)的Fowler-Nordheim隧道電流。
全文摘要
本發(fā)明披露了一種利用擊穿電壓的半導體存儲單元薄氧化層的測試方法，涉及一種測試存儲器單元的方法。該存儲器單元含有數(shù)據(jù)存取單元，該數(shù)據(jù)存取單元構(gòu)建于超薄絕緣體介質(zhì)(例如柵氧化層)的周圍。在超薄絕緣介質(zhì)上施加應力而使其擊穿(軟擊穿或硬擊穿)，調(diào)整存儲單元的漏電流水平，從而存儲信息。為了保證數(shù)據(jù)存儲區(qū)下的柵氧化層能夠達到編程的質(zhì)量要求，對存儲陣列中的存儲單元進行測試。其測試方法是在存儲單元的柵氧化層上施加電壓，并測量流過的電流。如果測試電流超出了預先設置的參數(shù)范圍，則表示該存儲單元是不合格的。
文檔編號H01L27/115GK1540673SQ20031011082
公開日2004年10月27日 申請日期2003年10月30日 優(yōu)先權(quán)日2003年10月30日
發(fā)明者彭澤忠 申請人:彭澤忠