專利名稱：選擇性存儲器刷新電路與刷新方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種存儲器刷新電路與刷新方法，且特別是有關(guān)于一種可以只對有儲存數(shù)據(jù)的字線上的存儲單元進(jìn)行刷新的電路與方法。
背景技術(shù)：
一般的動態(tài)隨機(jī)存取存儲器(DRAM)由一個晶體管與一電容所構(gòu)成。利用電容所儲存的電荷，來達(dá)到不同的儲存狀態(tài)，如「1」與「0」等。然而，隨著時間的增加，儲存在電容中的電荷會因漏電而消失，因而造成其保持電壓下降。于是，便很難分辨其儲存狀態(tài)。為此，便需要有刷新周期，長時間地對存儲單元的電容進(jìn)行充電。在刷新時，會有電流的消耗，造成功率的損失。
目前的存儲器刷新方法，均對所有的字線進(jìn)行刷新，而不論該字線上的存儲單元是否有儲存數(shù)據(jù)。因此，便會對沒有儲存數(shù)據(jù)的字線也進(jìn)行刷新操作。因此，整個刷新的時間便會較久，同時對沒儲存數(shù)據(jù)的字線進(jìn)行刷新也會造成消耗電流的主要來源。
隨著個人與便攜式電子器材的普遍，以及存儲器容量的大型化，過度的電流消耗會造成功率的浪費(fèi)，使得移動式與便攜式電子器材的待機(jī)時間簡短，因?yàn)楣β时凰⑿麓鎯ζ骱挠?。因此，如何解決此問題，便是在存儲器刷新方法的一個重要課題。

發(fā)明內(nèi)容
因此本發(fā)明提出一種選擇性存儲器刷新電路與方法，其可以選擇性地對字線進(jìn)行刷新，而對沒有儲存數(shù)據(jù)的字線則略過刷新的程序，僅對有使用的字線進(jìn)行刷新。
本發(fā)明提出一種選擇性存儲器刷新電路與方法，其可以有效地減少存儲器刷新時所消耗的電流與功率，并且可以縮短刷新時間。
本發(fā)明提出一種選擇性存儲器刷新電路與方法，其利用釋放信號，將不用的字線地址釋放，使在刷新時不會對該字線進(jìn)行刷新。
因此，本發(fā)明提出一種選擇性存儲器刷新電路，用以刷新一存儲器陣列，其中存儲器陣列由數(shù)條行與列排列而成，且具有多條字線，其中各列分別對應(yīng)各字線。選擇性存儲器刷新電路包括多個字線刷新選擇電路，其分別耦接到各字線，用以判斷各字線在刷新周期中是否進(jìn)行刷新。各字線刷新選擇電路還包括一字線地址鎖存器，用以接收字線預(yù)解碼信號、釋放信號與一啟動信號，并輸出字線鎖存信號；以及一字線刷新比較電路，用以接收字線預(yù)解碼信號與字線鎖存信號進(jìn)行比較后，再傳送至字線驅(qū)動器。其中當(dāng)啟動信號啟動字線時，字線鎖存信號為第一電平信號(例如高電平)，用以指示連接該字線上的數(shù)個存儲單元中有儲存數(shù)據(jù)；當(dāng)送出釋放信號時，字線鎖存信號轉(zhuǎn)為第二電平信號(例如低電平)，用以指示連接字線上的存儲單元中沒有儲存數(shù)據(jù)。在該刷新周期中，當(dāng)字線鎖存信號為第一電平信號，則對字線進(jìn)行刷新；反之，當(dāng)字線鎖存信號為第二電平信號，則不對字線進(jìn)行刷新。
本發(fā)明還提出一種選擇性存儲器刷新方法，用以刷新存儲器陣列，存儲器陣列由數(shù)條行與列排列而成，且具有數(shù)條字線，其中各列分別對應(yīng)各字線。首先，進(jìn)入一刷新周期。接著，判斷各字線上的數(shù)個存儲單元是否有數(shù)據(jù)儲存。當(dāng)字線有儲存數(shù)據(jù)時，對字線進(jìn)行刷新操作；反之，當(dāng)字線沒有儲存數(shù)據(jù)時，略過對該字線的刷新操作。接著，判斷是否所有字線皆處理完畢。當(dāng)所有字線均處理完畢時，則結(jié)束該刷新周期。
因此，當(dāng)字線有記憶儲存數(shù)據(jù)時，在刷新周期時便會對該字線進(jìn)行刷新操作；反之，若當(dāng)該字線沒有記憶儲存數(shù)據(jù)時，在刷新周期時便不會對該字線進(jìn)行刷新操作。因此，刷新操作可以加快，并可以具有省電的功效。
為讓本發(fā)明的上述目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合附圖，進(jìn)行詳細(xì)說明如下


圖1是表示本發(fā)明的字線地址鎖存器的方塊圖；圖2表示圖1中的字線地址鎖存器的電路實(shí)施例；
圖3是表示圖1所示的字線鎖存器中各個信號與數(shù)據(jù)的操作時序圖；圖4是表示局部檢測放大器的控制電路示意圖；以及圖5表示本發(fā)明的存儲器選擇性刷新方法的流程式意圖。
標(biāo)號說明10字線地址鎖存器12、14、16、40、42反相器20 NAND門 30字線驅(qū)動器P1、P2、PPMOS晶體管N1、N2NMOS晶體管MN0、…、MNn-1存儲單元WLD0、…、WLDn-1字線具體實(shí)施方式
本發(fā)明的主要重點(diǎn)在于對一個存儲器陣列中的每一條位元線(連接存儲單元晶體管的柵極)配置一個可以記憶字線地址的鎖存器，并且利用此鎖存器來判斷其對應(yīng)的字線上的存儲單元是否有使用來記憶儲存數(shù)據(jù)。當(dāng)該字線有記憶儲存數(shù)據(jù)時，在刷新周期時便會對該字線進(jìn)行刷新操作；反之，若當(dāng)該字線沒有記憶儲存數(shù)據(jù)時，在刷新周期時便不會對該字線進(jìn)行刷新操作。因此，刷新操作可以加快，并可以具有省電的功效。
此外，本發(fā)明可以再配合釋放命令控制器、字線刷新比較器與局部檢測放大器(local sense amplifyier)電路來完成本發(fā)明的刷新電路與方法。
首先，圖1是表示本發(fā)明的字線地址鎖存器的方塊圖。字線地址鎖存器110配置連接在每一條字線上，用來記憶該耦接對應(yīng)的字線上的存儲單元是否有用來儲存數(shù)據(jù)。如圖所示，字線地址鎖存器可以接收字線預(yù)解碼信號(word line pre-decode)WLPD、啟動信號(active)ACTIVE與釋放信號(release)REL，而輸出地址閂鎖信號DX。字線預(yù)解碼信號WLPD與地址閂鎖信號DX兩者經(jīng)過比較后，將比較后的結(jié)果送至字線驅(qū)動器(world linedriver)，以產(chǎn)生字線驅(qū)動信號WLD，用以驅(qū)動對應(yīng)的字線。上述的用來比較字線預(yù)解碼信號WLPD與地址閂鎖信號DX兩者的字線刷新比較器120可以簡單地使用邏輯電路，例如在本實(shí)施例所舉的例子為NAND門。
上述的地址閂鎖信號DX用來指示上述字線地址鎖存器110所連接的字線上的存儲單元是否有用來記憶儲存數(shù)據(jù)。例如，在此實(shí)施例中，DX＝1(如高電平信號)用來表示對應(yīng)的該條字線上的存儲單元有記憶儲存數(shù)據(jù)；反之，若DX＝0(如低電平信號)則表示對應(yīng)的該條字線上的存儲單元并沒有記憶儲存數(shù)據(jù)。利用此字線地址鎖存器110，便可以知道整個存儲器陣列中每一條字線的使用(數(shù)據(jù)儲存)狀態(tài)。
當(dāng)?shù)刂烽V鎖信號DX為“1”時，地址閂鎖信號DX與字線預(yù)解碼信號WLPD在經(jīng)過NAND門120后，再傳送至字線驅(qū)動器130，以產(chǎn)生字線驅(qū)動信號WLD。此時字線驅(qū)動信號會被拉高，藉以驅(qū)動該字線。
前述的啟動信號ACTIVE則用來啟動該條字線。例如，當(dāng)送出行地址觸發(fā)信號(row adderss strobe)RAS送出后，ACTIVE命令便會送出，以啟動對應(yīng)的字線，而將該字線上所連接的存儲單元導(dǎo)通，以準(zhǔn)備寫入或讀取數(shù)據(jù)。釋放信號REL則用來釋放字線。亦即，當(dāng)字元上不在記憶儲存數(shù)據(jù)時，釋放命令REL便會送出，將地址閂鎖信號DX的信號拉低，以表示該字線不在用來儲存數(shù)據(jù)。拉低后的地址閂鎖信號DX與字線預(yù)解碼信號WLPD在經(jīng)過NAND門120后，再傳送至字線驅(qū)動器130，以產(chǎn)生字線驅(qū)動信號WLD。此時字線驅(qū)動信號會被拉低，藉以不驅(qū)動該字線。
如上所述，利用地址閂鎖信號DX便可以知道該條字線上是否有記憶儲存數(shù)據(jù)。當(dāng)該字線上的存儲單元有記憶儲存數(shù)據(jù)時(例如DX＝1)，當(dāng)進(jìn)入刷新周期時，便會對該字線進(jìn)行刷新的操作；反之，當(dāng)該字線上的存儲單元沒有記憶儲存數(shù)據(jù)時(例如DX＝0)，當(dāng)進(jìn)入刷新周期時，便不會對該字線進(jìn)行刷新的操作。因此，利用本發(fā)明的存儲器刷新電路，在刷新周期時，便不必對每一條字線進(jìn)行刷新操作，只要針對有儲存數(shù)據(jù)的字線進(jìn)行刷新操作即可。如此便可以達(dá)到選擇性刷新的目的，還可以因此達(dá)到節(jié)省電流消耗的目的。
接著，請參考圖2，其表示圖1中的字線地址鎖存器的電路實(shí)施例。如圖2所示，其可以由反相器與金屬氧化物半導(dǎo)體(metal-oxide-semiconductor，MOS)晶體管所構(gòu)成；如圖示，包括反相器12、PMOS晶體管P1、PMOS晶體管P2、NMOS晶體管N1、NMOS晶體管N2、反相器14、16。其中反相器14、16以反饋方式連接，構(gòu)成一鎖存器。PMOS晶體管P1、P2兩者串聯(lián)在一電壓源與節(jié)點(diǎn)A之間。PMOS晶體管P1的柵極耦接至反相器12的輸出，而反相器12的輸入則接收來自字線預(yù)解碼器的預(yù)解碼信號WLPD。PMOS晶體管P2的柵極則連接至釋放信號REL。NMOS晶體管N1的柵極則連接到啟動信號ACTIVE，而NMOS晶體管N2的柵極則連接到字線預(yù)解碼器所輸出的預(yù)解碼信號WLPD。節(jié)點(diǎn)A則連接到反相器14的輸入。反相器16的輸入連接到反相器14的輸出，而其輸出則在反饋反相器14的輸入。反相器14的輸出則產(chǎn)生地址閂鎖信號DX。
請?jiān)賲⒖紙D2，用以說明該電路的操作。首先，當(dāng)有數(shù)據(jù)要寫入存儲單元陣列的其中一條字線時，啟動信號ACTIVE會升高電平，此時釋放信號REL亦為高電平。因此，NMOS晶體管N1會導(dǎo)通，PMOS晶體管P2會關(guān)斷，此時字線預(yù)解碼信號WLPD若為高電平，NMOS晶體管N2亦為導(dǎo)通，則此時節(jié)點(diǎn)A為低電平。經(jīng)過反相器14、16所構(gòu)成的鎖存器的作用，輸出高電平的地址閂鎖信號DX(DX＝1)。亦即，當(dāng)啟動命令A(yù)CTIVE送出后，會將字線上的存儲單元導(dǎo)通，同時字線地址鎖存器10會產(chǎn)生高電平的地址閂鎖信號DX，用來指示該字線上的存儲單元有數(shù)據(jù)儲存。于是，之后進(jìn)入刷新周期時，利用地址閂鎖信號DX，刷新電路便會對該字線上的存儲器進(jìn)行刷新。
當(dāng)有數(shù)據(jù)不再儲存在存儲單元陣列的字線時，此時釋放信號REL會轉(zhuǎn)為低電平。同時啟動信號ACTIVE為低電平。因此，PMOS晶體管N2會導(dǎo)通，NMOS晶體管N1位關(guān)斷，則此時節(jié)點(diǎn)A為高電平。經(jīng)過反相器14、16所構(gòu)成的鎖存器的作用，輸出低電平的地址閂鎖信號DX(DX＝0)。亦即，當(dāng)釋放命令REL送出后，會將字線上的存儲單元關(guān)斷，同時字線地址鎖存器10會產(chǎn)生低電平的地址閂鎖信號DX，用來指示該字線上的存儲單元沒有數(shù)據(jù)儲存。于是，之后進(jìn)入刷新周期時，利用低電平的地址閂鎖信號DX，刷新電路便不會對該字線上的存儲器進(jìn)行刷新。
因此，利用本發(fā)明的存儲器刷新電路，在刷新周期時，便不必對每一條字線進(jìn)行刷新操作，只要針對有儲存數(shù)據(jù)的字線進(jìn)行刷新操作即可。如此便可以達(dá)到選擇性刷新的目的，還可以因此達(dá)到節(jié)省電流消耗的目的。
為了讓本發(fā)明的電路的操作更為清楚，接著以電路的時序來說明。圖3是表示圖1所示的字線鎖存器中各個信號與數(shù)據(jù)的操作時序圖。如圖3所示，當(dāng)啟動信號ACTIVE送出后，地址閂鎖信號DX開始拉升為高電平信號。此時，字線驅(qū)動器會送出字線驅(qū)動信號WLD。亦即，在命令總線CMD送出ACTIVE信號后，存儲單元會被導(dǎo)通，接著數(shù)據(jù)被開始寫入到對應(yīng)字線的存儲單元中。接著，當(dāng)進(jìn)入刷新周期后，字線驅(qū)動器會再送出字線驅(qū)動信號WLD，此時在命令總線CMD送出刷新命令。亦即，將字線上的存儲單元導(dǎo)通，進(jìn)行刷新操作。接著，當(dāng)該字線不再有數(shù)據(jù)儲存時，釋放信號REL便送出。釋放信號送出后，地址閂鎖信號DX便拉降為低電平信號，表示該字線上的存儲單元已經(jīng)不再儲存數(shù)據(jù)。
因此，如上所述，在進(jìn)行刷新操作時，只有當(dāng)?shù)刂烽V鎖信號DX為高電平時，亦即字線上的存儲單元有儲存數(shù)據(jù)時，刷新操作才會對該字線上的存儲單元進(jìn)行刷新；否則，如圖所示，當(dāng)?shù)刂烽V鎖信號DX為低電平時，亦即字線上的存儲單元沒有儲存數(shù)據(jù)時，即使有刷新信號送出，也不會對該字線進(jìn)行刷新操作。
以上是針對一條字線來做描述。當(dāng)整個存儲器陣列的每一條字線均配置本發(fā)明的字線地址鎖存器時，則在進(jìn)行刷新操作時，便可以選擇性地對只有儲存數(shù)據(jù)的字線上的存儲單元進(jìn)行刷新，其余位儲存數(shù)據(jù)的字線則略過不進(jìn)行刷新操作。如此，整個刷新操作所花費(fèi)的時間便可以大為降低，同時也可以降低刷新時不必要的電流消耗，以達(dá)到省電的目的。
接著，請參考圖4。圖4是表示局部檢測放大器的控制電路示意圖。此電路的用意在于在每一次刷新操作結(jié)束后，會將局部檢測放大器關(guān)斷。如圖4所示，其表示整個存儲器陣列的其中一列。該列包括數(shù)個存儲單元MN0、MN2、…、MNn-1，而每一個存儲單元的柵極均分別連接到對應(yīng)的字線WLD0、WLD1、…、WLDn-1。一開關(guān)元件，例如PMOS晶體管P連接到各個存儲單元的漏極后，在連接到一鎖存器，而此鎖存器可以由反相器40、42所構(gòu)成。PMOS晶體管P的柵極則連接到一重置信號RESET。當(dāng)存儲單元MN0、MN2、…、MNn-1，刷新完畢，各存儲單元會被關(guān)到。此時送入重置信號RESET至PMOS晶體管P的柵極。對應(yīng)于PMOS晶體管，使用低電平的重置信號RESET來重置局部檢測放大器。
在結(jié)束刷新操作后，低電平的重置信號便傳送至PMOS晶體管P的柵極，使PMOS晶體管P導(dǎo)通，此時所有存儲單元MN0、MN2、…、MNn-1關(guān)斷。因此，在節(jié)點(diǎn)B的電位為經(jīng)由PMOS晶體管P被拉升到VDD。據(jù)此，反相器40、42所構(gòu)成的鎖存器的輸入為高電平，所以便輸出閂鎖住的低電平信號，此即為檢測放大器控制(sense amplifier control)信號SACTL。此檢測放大器控制信號SACTL會再傳送至局部檢測放大器，將其重置關(guān)斷。
當(dāng)有刷新操作要進(jìn)行時，重置信號RESET會轉(zhuǎn)為高電平，以關(guān)斷PMOS晶體管P。因?yàn)橐M(jìn)行刷新時，字線WLD0、WLD1、…、WLDn-1會依序被打開，始節(jié)點(diǎn)B的電位拉低。據(jù)此，反相器40、42所構(gòu)成的鎖存器的輸入為低電平，所以便輸出閂鎖住的高電平的檢測放大器控制信號SACTL，之后再傳送至局部檢測放大器，將其打開。
如上所述，配合圖4的局部檢測放大器的控制電路，局部檢測放大器可以不必長時間地打開，僅只有在刷新時，才打開操作。如此，便可以更節(jié)省功率。
接著請參考圖5，其表示本發(fā)明的存儲器刷新方法的流程示意圖。首先，在步驟S100，進(jìn)入刷新周期，準(zhǔn)備開始對存儲單元內(nèi)所儲存的數(shù)據(jù)進(jìn)行刷新。接著，在步驟S102，對各字線上的存儲單元判斷是否有數(shù)據(jù)儲存在其中。當(dāng)該條字線上的存儲單元有數(shù)據(jù)儲存在其中時，便進(jìn)入步驟S104，對該字線進(jìn)行存儲單元刷新的操作。接著，進(jìn)入步驟S108，判斷是否所有的字線均處理完畢。若所有的字線接處理完畢，則進(jìn)入步驟S110，結(jié)束刷新周期；反之，則再回到步驟S102。
在步驟S102中，假如該條字線上的存儲單元沒有數(shù)據(jù)儲存在其中時，則進(jìn)入步驟S106，略過此字線，不對該字線進(jìn)行刷新操作。接著進(jìn)入步驟S108，判斷是否所有的字線均處理完畢。若所有的字線接處理完畢，則進(jìn)入步驟S110，結(jié)束刷新周期；反之，則再回到步驟S102。
當(dāng)結(jié)束刷新周期后，便進(jìn)入步驟S112，將存儲器陣列各列的局部檢測放大器關(guān)斷。
因此，本發(fā)明的特征是可以選擇性地對字線進(jìn)行刷新，而對沒有儲存數(shù)據(jù)的字線則略過刷新的程序，僅對有使用的字線進(jìn)行刷新。本發(fā)明利用字線地址鎖存器來鎖存有儲存數(shù)據(jù)的字線的地址。亦即，利用字線鎖存信號來指示該字線是否有使用于儲存數(shù)據(jù)。
本發(fā)明提出一種選擇性存儲器刷新電路與方法，其可以局部檢測放大器控制電路，在每一次刷新結(jié)束后，便將局部檢測電路關(guān)斷。若再刷新操作中，字線有儲存數(shù)據(jù)，才會開啟局部檢測放大器。
本發(fā)明提出一種選擇性存儲器刷新電路與方法，其可以有效地減少存儲器刷新時所消耗的電流與功率，并且可以縮短刷新時間。因?yàn)橹粚τ袃Υ鏀?shù)據(jù)的字線進(jìn)行刷新，而略過沒有儲存數(shù)據(jù)的字線，所以刷新時所消耗的電流與功率可以大為縮小。
本發(fā)明提出一種選擇性存儲器刷新電路與方法，其利用釋放信號，將不用的字線地址釋放，使在刷新時不會對該字線進(jìn)行刷新。
綜上所述，雖然本發(fā)明已以較佳實(shí)施例公開如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，可進(jìn)行各種的更動與改進(jìn)，因此本發(fā)明的保護(hù)范圍以所提出的權(quán)利要求范圍所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種選擇性存儲器刷新電路，用以刷新一存儲器陣列，該存儲器陣列由多條行與列排列而成，且具有多條字線，其中各所述列分別對應(yīng)各所述字線，該選擇性存儲器刷新電路包括多個字線刷新選擇電路，分別耦接到各所述字線，用以判斷各所述字線在一刷新周期中是否進(jìn)行刷新，各所述字線刷新選擇電路還包括一字線地址鎖存器，用以接收一字線預(yù)解碼信號、一釋放信號與一啟動信號，并輸出一字線鎖存信號；以及一字線刷新比較電路，接收該字線預(yù)解碼信號與該字線鎖存信號進(jìn)行比較后，再傳送至一字線驅(qū)動器，其中，當(dāng)啟動信號啟動該字線時，該字線鎖存信號為一第一電平信號，用以指示連接該字線上的數(shù)個存儲單元中有儲存數(shù)據(jù)；當(dāng)送出該釋放信號時，該字線鎖存信號為一第二電平信號，用以指示連接該字線上的所述存儲單元中沒有儲存數(shù)據(jù)，其中，在該刷新周期中，當(dāng)該字線鎖存信號為該第一電平信號，則對該字線進(jìn)行刷新；當(dāng)該字線鎖存信號為該第二電平信號，則不對該字線進(jìn)行刷新。
2.如權(quán)利要求1所述的選擇性存儲器刷新電路，其中該字線刷新比較電路為一組合邏輯電路。
3.如權(quán)利要求2所述的選擇性存儲器刷新電路，其中該組合邏輯電路為一與非門。
4.如權(quán)利要求2所述的選擇性存儲器刷新電路，其中該字線地址鎖存器還包括一第一反相器，用以接收該字線預(yù)解碼信號；一第一PMOS晶體管，其源極耦接至一電壓源，柵極耦接至該第一反相器的輸出；一第二PMOS晶體管，其源極耦接至該第一PMOS晶體管的漏極，柵極則接收該釋放信號；一第一NMOS晶體管，其漏極耦接至該第二PMOS晶體管的漏極，柵極則接收該啟動信號；一第二NMOS晶體管，其漏極耦接至該第一NMOS晶體管的源極，柵極則接收該字線預(yù)解碼信號；以及一鎖存器，耦接至該第一NMOS晶體管的漏極，并且輸出該字線鎖存信號。
5.如權(quán)利要求4所述的選擇性存儲器刷新電路，其中該鎖存器還包括一第二反相器與一第三反相器，以反饋方式連接而成。
6.如權(quán)利要求1所述的選擇性存儲器刷新電路，還包括多個局部檢測放大器控制電路，分別耦接在該存儲器陣列的每一列，用以控制各該列所連接的一局部檢測放大器的開關(guān)。
7.如權(quán)利要求6所述的選擇性存儲器刷新電路，其中各所述局部檢測放大器控制電路還包括一開關(guān)電路，用以接收一重置信號，該開關(guān)電路耦接至該存儲器陣列的該列；一鎖存電路，耦接至該存儲器陣列的該列，用以依據(jù)該重置信號，輸出一局部檢測放大器控制信號給該局部檢測放大器。
8.如權(quán)利要求7所述的選擇性存儲器刷新電路，其中該鎖存器由兩個反相器，以反饋方式連接而成。
9.一種選擇性存儲器刷新方法，用以刷新一存儲器陣列，該存儲器陣列由多條行與列排列而成，且具有多條字線，其中各所述列分別對應(yīng)各所述字線，該選擇性存儲器刷新方法包括進(jìn)入一刷新周期；判斷各所述字線上的數(shù)個存儲單元是否有數(shù)據(jù)儲存；當(dāng)該字線有儲存數(shù)據(jù)時，對該字線進(jìn)行刷新操作，而當(dāng)該字線沒有儲存數(shù)據(jù)時，略過對該字線的刷新操作；判斷是否所有所述字線皆處理完畢；以及當(dāng)有所述字線均處理完畢時，則結(jié)束該刷新周期。
10.如權(quán)利要求9所述的選擇性存儲器刷新方法，還包括在該刷新周期結(jié)束后，關(guān)斷各該列所連接的一局部檢測放大器。
全文摘要
一種選擇性存儲器刷新電路，用以刷新存儲器陣列，該存儲器陣列具有數(shù)條字線，分別連接到字線刷新選擇電路，用以判斷各些字線在刷新周期中是否進(jìn)行刷新。各字線刷新選擇電路還包括字線地址鎖存器，用以接收字線預(yù)解碼信號、釋放信號與一啟動信號，并輸出字線鎖存信號；以及字線刷新比較電路，其接收字線預(yù)解碼信號與字線鎖存信號進(jìn)行比較后，再傳送至字線驅(qū)動器。當(dāng)字線鎖存信號為高電平時，對該字線進(jìn)行刷新。當(dāng)字線鎖存信號為低電平時，則不對字線進(jìn)行刷新。
文檔編號G11C11/406GK1404069SQ0214090
公開日2003年3月19日 申請日期2002年7月9日 優(yōu)先權(quán)日2001年8月1日
發(fā)明者陳瑞隆, 黃世煌 申請人:聯(lián)華電子股份有限公司