專利名稱：延遲匹配時鐘和數(shù)據(jù)信號發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于從數(shù)據(jù)源到數(shù)據(jù)目的地的數(shù)據(jù)傳輸，更精確地說，數(shù)據(jù)傳輸意指數(shù)據(jù)源對目的地提供兩個信號數(shù)據(jù)信號和時鐘信號，時鐘信號用于目的地數(shù)據(jù)接收觸發(fā)器的定時。
背景技術(shù)：
同步系統(tǒng)在設(shè)計和應(yīng)用中有許多優(yōu)越之處。通過定時限制信號界限，具有全局時鐘的調(diào)步系統(tǒng)提高了健壯性和簡化了邏輯設(shè)計。由于存在時鐘系統(tǒng)，下界延遲問題得到了關(guān)注。隨著系統(tǒng)速度的提高，由于時鐘信號無法在系統(tǒng)的任何地方同時接通使時鐘緩沖器的延遲成為問題。此問題用三種類型的改進措施可得到不同程度的解決1)在適度高的時鐘頻率下，與單片上時鐘緩沖有關(guān)的延遲是主要的。這意味著對觸發(fā)器和/或電路上其他時鐘元件進行計時的時鐘信號明顯滯后于全局參考時鐘。使用單片時鐘緩沖器系統(tǒng)PLL，與時鐘緩沖和片上時鐘分布有關(guān)的的延遲可相對抵消。
2)甚至在更高一些的速度時，通常數(shù)據(jù)信號的傳送超過一定的距離，特別是從一個電路傳到另一個電路，信號的延遲使得全局同步時鐘的應(yīng)用變得不可能。電和光頻率信號的有限傳播速度使得同期或同步概念毫無意義。通常，這個局限性可使用在目的地在接收機相位域中自適應(yīng)調(diào)整時鐘和數(shù)字信號之間的相位關(guān)系的同步電路來加以克服。但同步電路增加系統(tǒng)的成本和電力消耗。
3)對于高頻，在受控的發(fā)信號環(huán)境中信號發(fā)送的距離相當(dāng)短，一個更簡單的解決方法可以應(yīng)用。在適當(dāng)?shù)臅r刻選通或計測數(shù)據(jù)信號的問題可用下法解決既發(fā)送數(shù)據(jù)信號，又發(fā)送從數(shù)據(jù)源通過精細延遲匹配電路到目的地的時鐘信號。該時鐘信號用于接收機中僅當(dāng)數(shù)據(jù)有效邏輯電平時選通數(shù)據(jù)。
在現(xiàn)有技術(shù)中使用時鐘和數(shù)據(jù)傳輸?shù)牡湫蛻?yīng)用示于

圖1，圖中示出了不同信號的運行過程。
現(xiàn)代集成電路技術(shù)允許在數(shù)據(jù)傳輸時使用越來越高的時鐘頻率。這對時鐘和數(shù)據(jù)信號路徑的所有延遲匹配提出更高的要求。由于時鐘和數(shù)據(jù)信號有不同的性質(zhì)對產(chǎn)生脈沖邊沿位置有良好匹配的時鐘和數(shù)據(jù)信號是困難的。經(jīng)過觸發(fā)器數(shù)據(jù)信號 自身具有受時鐘信號控制的邊沿位置。產(chǎn)生具有匹配邊沿位置的時鐘信號是困難的。無論怎樣，用相同的電路元件完成匹配延遲是可能的。也可從觸發(fā)器的輸出產(chǎn)生時鐘信號，這要求信號源時鐘信號的頻率要乘2，因為觸發(fā)器輸出變化僅響應(yīng)于連接觸發(fā)器時鐘輸入端上的信號的一個邊。在高速應(yīng)用領(lǐng)域，時鐘頻率已經(jīng)受到加工工藝的制約。按圖1所示的一種實施情況，上述速度不能實現(xiàn)，因為接收觸發(fā)器RF不能在靠近數(shù)據(jù)模式的最佳點定時。
圖2所示為具體設(shè)置運行狀態(tài)A時的信號模式時序。在此，使用時鐘C5的上升沿對進入觸發(fā)器RF的數(shù)據(jù)信號D5進行定時，看上去仿佛很安全，但是當(dāng)考慮到建立時間tsu時，C5的負(fù)邊沿將不能產(chǎn)生穩(wěn)定的結(jié)果。然而上述說法僅基于個別的觀察。
處理圖3，假定電壓和/或溫度已經(jīng)改變，以致現(xiàn)在電路中的門延遲和tsu均會加倍變化。很清楚，時鐘C5的負(fù)邊沿將優(yōu)先代替接收觸發(fā)器RF上計時數(shù)據(jù)D5的正向邊沿，這是圖2的情形。為了獲得最高工作頻率，考慮由于不同工作條件而引起門延遲的變化是很重要的。
為了在多種工作條件下高速信號能可靠的發(fā)送，必須將和接收數(shù)據(jù)信號有關(guān)的選通點的變化減到最小。由于發(fā)射和接收電路可以在不同的電壓和溫度條件下一起工作，只有在發(fā)射器延時在發(fā)射電路中被補償和接收延遲在接收電路中被補償時跟蹤才可以達到。發(fā)射器時鐘和輸出不隨工作條件變化的數(shù)據(jù)之間的延遲差才是零。
圖1電路中時鐘和數(shù)據(jù)輸出之間有延遲差。它等于時鐘C1對觸發(fā)器FT的Q輸出的延遲。為了延遲補償，時鐘信號必須經(jīng)過相同數(shù)量的延遲。細心地設(shè)計構(gòu)成對在觸發(fā)器FT中Q延遲的時鐘的元件的復(fù)制器就可達到上述目的，只要緊接觸發(fā)器按裝同樣電路，于是工作條件相同了。然而觸發(fā)器的實在特性使得在沒有將時鐘信號二分頻時達到瞬間的匹配是困難的。
在若干現(xiàn)有技術(shù)處理同步的文件中，全局時鐘信號頻率被提高致使同期的概念不再意義深長。不同目的地的鐘信號是同時的(頻率準(zhǔn)確，但相位任意)但不同步。若干文件，例如EP-B1-0 356 042，DE-A1-4 132 325，US-A-5 022 056，US-A-5 115455和US-A-5 359 630，敘述了處理該相位不確定度的不同方法。所有這些方法均利用多路調(diào)制器但不再重新定時。選控輸入端被用于選擇輸入數(shù)據(jù)之一給多路調(diào)制器，使得在輸出端上是具有所述轉(zhuǎn)換的輸入控制定時。
特別是最后兩個參考可作為本發(fā)明的主要依據(jù)，盡管時鐘信號同數(shù)據(jù)信號從同一地點發(fā)送但并不能做到匹配延遲。為此，在接收邊設(shè)置復(fù)雜的同步功能。
發(fā)明摘要按本發(fā)明的首要目標(biāo)為利用具有兩個連接并運轉(zhuǎn)的輸入多路調(diào)制器的函數(shù)功能的再定時元件的一種延時匹配時鐘和數(shù)據(jù)發(fā)生器。使得其輸出端電平受控于控制輸入端電平，輸出端上跳變定時受控于定時控制輸入端，再定時元件的電平控制輸入端相當(dāng)于等效多路調(diào)制器上的數(shù)據(jù)輸入端。
本發(fā)明更進一步的目標(biāo)由獨立權(quán)利要求陳述。
附圖的簡短說明將借助仔細考慮過的優(yōu)選實施例并結(jié)合附圖對本發(fā)明進行說明，其中對相同的部分用相同的參考標(biāo)志。圖中圖1是沒有延時補償?shù)臅r鐘和數(shù)據(jù)傳輸；圖2所示為圖1電路在工作條件A的情況；圖3所示為圖1電路在工作條件B的情況；圖4a，4b所示為單端再定時電路實例；圖5為匹配延遲時鐘和數(shù)據(jù)發(fā)生器的實例說明；圖6為圖5中1NV＝1，NON1＝0時匹配延遲發(fā)生器的時序；圖7a，7b為具有脈中寬度畸變的再定時電路的實例說明；圖8為圖5中1NN＝0，NONI＝1時延時匹配發(fā)生器的時序；圖9所示對正時鐘的時鐘選通1NV和NONI；圖10所示對負(fù)時鐘的時鐘選通1NV和NONI；圖11為時鐘合成；圖12為根據(jù)現(xiàn)有發(fā)明對接收觸發(fā)器設(shè)置時間補償?shù)脑?；圖13a所示為主從觸發(fā)器構(gòu)成的NAND門；圖13b所示為用于圖13a中的NAND門觸發(fā)器的建立時間補償網(wǎng)絡(luò)的一個實例；圖14a為主從觸發(fā)器傳輸閘門的構(gòu)成；
圖14b為用于圖14a中傳輸閘門觸發(fā)器的建立時間補償網(wǎng)絡(luò)的一個實例。
圖15所示為用再定時元件的差分邏輯電路的詳細實例；一個說明性施例的描述本發(fā)明所期待的延遲匹配借助于既將時鐘又將信號通過既能處理時鐘又能處理數(shù)據(jù)信號的再定時電路來實現(xiàn)。該電路這樣工作，使得輸入的一組控制輸出端的邏輯電平，輸入的另一組控制輸出信號的跳變定時。
這樣的電路可用若干方案來實現(xiàn)邏輯門，通過晶體管等等。上述方案有若干共同之處。最重要的是，用其他的方式工作時這些電路均可作為多路調(diào)制器。任何多路調(diào)制器都可以作為延遲匹配發(fā)生器。若干類型的多路調(diào)制器(不是所有的)可以實現(xiàn)再定時功能的最大效用，該功能示例于圖4a，4b和圖15。
圖5所示為應(yīng)用兩個再定時元件RTE-D和RTE-C的一個延遲匹配時鐘和數(shù)據(jù)發(fā)生器。要發(fā)送的數(shù)據(jù)存貯在觸發(fā)器FT中。該觸發(fā)器FT無須成為發(fā)生器的一部分。這是表示保證再定時元件RTE-D輸入端INO上信號有合適定時的一個裝置例子。鎖存器LT用來延遲輸入到RTE-D上IN1的數(shù)據(jù)，使得對于在輸出電平D2受控于RTE-D上的1N1整個持續(xù)時間內(nèi)RET-D的1N1上有穩(wěn)定電平。如圖6所示，在RTE-D的輸出端D2上復(fù)現(xiàn)D1數(shù)據(jù)。D2信號邊沿的位置受C1時鐘信號的控制。其定時關(guān)系等于從CLK輸入端到再定時元件D2端的延遲。延遲匹配時鐘的輸出由與再定時元件RTE-D相同的RTE-C產(chǎn)生?？刂菩盘?NV和NONI在整個時間周期內(nèi)有穩(wěn)定的電平，輸出電平C2受控于各個輸入端。圖6示出在1NV端上有恒定邏輯1和在NONI端上有恒定邏輯0時C2的特性。這樣產(chǎn)生C2的上升沿與D2上的數(shù)據(jù)同時跳變。對C1的下降沿而言，兩者有相同的延遲關(guān)系。實際應(yīng)用中1NV和NONI信號是機動的，與數(shù)據(jù)發(fā)生器相似的裝置可用來保證1NV和NONI信號合適定時。1NV信號可以被C1信號定時的觸發(fā)器中產(chǎn)生。NONI信號可從反相定時的鎖存器中產(chǎn)生。TD和TC代表用于脫離芯片的信號的驅(qū)動器。
假如一個用于再定時的多路調(diào)制器對時鐘選擇信號的上升和下降而言從時鐘/選擇的輸入端到輸出端有不同的傳播延遲。則必須把兩個再定時塊用相同的方式連接到時鐘信號以獲得正確匹配。圖5對圖4a和4b的原理按差分等效原理進行說明。但使用這樣的多路調(diào)制器將引起時鐘信號的寬度畸變。這將構(gòu)成獲得最高工作頻率的不必要的限制，在圖7a和7b中示出具有脈沖寬度畸變的再定時電路。
圖5中所示的1NV和NONI信號在仍然保持匹配邊沿的定位的同時，能用來控制和選通時鐘輸出，1NV和NON1兩者同時為低電平時將時鐘停頓在低電平。1NV和NON1同時為高電平時時鐘將停頓在高電平。置1NT＝1和NON1＝0得到圖6所示的定時圖形，呈現(xiàn)對C1反相的時鐘C3。按圖8所示，置1NT＝0和NONI＝1將產(chǎn)一個相對圖6中C1而言的非反相時鐘C3。
為了選通時鐘信號，通常應(yīng)插入一個附加的選通級，這將要引入附加延遲。本發(fā)明的延遲匹配時鐘發(fā)生器有一個重要特性就是時鐘信號可以被選通和被截斷而不損害精細的延遲匹配。圖9和圖10對此進行說明。
置1NV和NONI兩信號為低電平將使輸出端C2上的輸出為低電平，然后置1NV為高電平導(dǎo)致被選通的反相的輸出C2，如圖9所示。另一方面，保持1NT和NON1均為高電平時將使C2上產(chǎn)生恒定高輸出，然后置NON1為低電平則在C2上產(chǎn)生被選通的反相的輸出，示于圖10。
按本發(fā)明適當(dāng)運用控制信號1NV和NON1可以建立合成時鐘，簡要說明見圖11。C1的第一個正脈沖被傳到C2，然后經(jīng)過一個完整周期通過信號C1反轉(zhuǎn)在C2上可得到另一個正脈沖，再經(jīng)過另外半個周期輸出C2是恒定高電平。于是合成時鐘信號有任意形狀的波形，其主要局限是僅在受輸入時鐘控制時才能發(fā)生時鐘輸出跳變。
在接收器邊為獲得最高速度的臨界條件是在工作條件和電路過程參數(shù)為寬范圍時能確保數(shù)據(jù)可靠的存入到觸發(fā)器。這包括經(jīng)常提及的設(shè)置時間補償。在圖12中將其與圖1的現(xiàn)有技術(shù)相比較進行說明。
D型觸發(fā)器使用一個時鐘信號，以存貯由連接到輸入端D的信號所確定的一個邏輯電平。更確切的說，在被時鐘信號現(xiàn)用邊沿確定的選通窗口期間被存貯的電平就是輸入端D上所存在的電平。這個選通窗口被兩個數(shù)字-建立時間和保持時間-來表征，它確定現(xiàn)用時鐘邊沿和選通窗口之間的時間偏移。建立時間確定選通窗口的起點，保持時間確定選通窗口的末端。觸發(fā)器所存貯的數(shù)據(jù)僅是在選通間隔內(nèi)被輸入端D上的信號裝入的。
建立時間和保持時間的概念在工業(yè)應(yīng)用中并不一致。通常，建立和保持時間用來表述在特定的工作條件下特定的觸發(fā)器的選通窗口的位置。但有時按前面的定義作為觸發(fā)器的范圍和工作條件而論建立時間指定為最大值，對保持時間則正好相反。下面建立時間和保持時間的概念仍用最初的定義。
為使觸發(fā)器達到最大數(shù)據(jù)速率，選通窗口或者數(shù)據(jù)邊沿將被調(diào)整，以使數(shù)據(jù)的變化剛好出現(xiàn)在選通窗口之外。這可通過接收電路中的復(fù)制電路來完成。當(dāng)擁有相同的工作條件和處理過程，建立時間補償網(wǎng)絡(luò)的延遲將跟蹤建立時間引入的延遲。舉一個例子，圖13a示出在主從觸發(fā)器的一個NAND門裝置中，其建立時間大約為兩個NAND門G1和G2的傳播延遲之和。用二個等效于門G1和G2的NAND門(見圖13b)可構(gòu)成一階建立時間補償。
圖14a的電路中兩個反相器I1和I2用作主從觸發(fā)器的傳輸門組件，用二個等效于反相器I1和I2的反相器(見圖14b)可構(gòu)成一階建立時間補償。
最后圖15為一個詳細例子，示出由集成CMOS晶體管構(gòu)成再定時元件的差分邏輯電路。電路的運轉(zhuǎn)對專家而言是顯而可見的，不須作進一步的解釋，僅作電路的實施例。至此，本發(fā)明對專家而言已經(jīng)非常清楚了，這樣的電路圖亦無需從元件或半導(dǎo)體基礎(chǔ)上作進一步地詳細說明。通過以上所述，本專業(yè)的技術(shù)人員可以了解到本發(fā)明在不脫離其精神和根本特性的前提下可以用許多特定的形式實施。對現(xiàn)有的公開的實施例在所有方面均作了考慮，以使其具有示范性和不受限制。本發(fā)明所涉及的范圍在附加的權(quán)利要求中指出而不在前面敘述，所有等效意義和范圍內(nèi)的變化均被包含在其中。
權(quán)利要求
1.利用具有兩個連接并運轉(zhuǎn)的輸入多路調(diào)制器的函數(shù)功能的再定時元件的一種延遲匹配時鐘和數(shù)據(jù)發(fā)生器，使得其輸出端的電平受控于控制輸入端，其輸出端的跳變定時受控于定時控制輸入端，其中，所述再定時元件的控制輸入端對應(yīng)等效多路調(diào)制器上的數(shù)據(jù)輸入端，以及再定時元件上的定時控制輸入端對應(yīng)所述等效多路調(diào)制器的選擇輸入端。
2.根據(jù)權(quán)利要求1的延遲匹配時鐘和數(shù)據(jù)發(fā)生器包括控制輸入端(1NV，NONI)，用于使時鐘停頓在低電平。
3.根據(jù)權(quán)利要求1的延遲匹配時鐘和數(shù)據(jù)發(fā)生器包括控制輸入端(INV，NONI)，用于使時鐘停頓在高電平。
4.根據(jù)權(quán)利要求1的延遲匹配時鐘和數(shù)據(jù)發(fā)生器包括控制輸入端(1NV，NONI)，用以產(chǎn)生一個延時匹配反相信號。
5.根據(jù)權(quán)利要求2，3，或4中之一的所述延遲匹配時鐘和數(shù)據(jù)信號發(fā)生器其中所述的發(fā)生器用于時鐘選通。
6.根據(jù)權(quán)利要求2，3，或4中之一的延遲匹配時鐘和數(shù)據(jù)信號發(fā)生器用于極性無關(guān)的時鐘選通和時鐘合成。
7.根據(jù)權(quán)利要求2，3或4中之一的延遲匹配時鐘和數(shù)據(jù)發(fā)生器其中僅有一個時鐘信號從發(fā)射器傳送到接收器地域。
8.根據(jù)權(quán)利要求7的延遲匹配時鐘和數(shù)據(jù)發(fā)生器包含控制輸入端(1NV，NONI)，用于使時鐘停頓在低電平。
9.根據(jù)權(quán)利要求7的延遲匹配時鐘和數(shù)據(jù)發(fā)生器包含控制輸入端(1NV，NONI)，用于使時鐘停頓在高電平。
10.根據(jù)權(quán)利要求7的延遲匹配時鐘和數(shù)據(jù)發(fā)生器包含控制輸入端(1NV，NONI)，產(chǎn)生延遲匹配反相信號。
11.根據(jù)權(quán)利要求8，9或10中一個的延時匹配時鐘和數(shù)據(jù)發(fā)生器其中所述的發(fā)生器用于時鐘選通。
12.根據(jù)權(quán)利要求8，9或10中之一的延時匹配時鐘和數(shù)據(jù)發(fā)生器用于極性無關(guān)的時鐘選通或時鐘合成。
全文摘要
本發(fā)明示出利用具有兩個連接并運轉(zhuǎn)的輸入多路調(diào)制器函數(shù)功能的再定時元件的一種延時匹配時鐘和數(shù)據(jù)發(fā)生器,其輸出端上的電平受控于電平控制輸入端,輸出端的跳變定時受控于定時控制輸入端,其中再定時元件上的電平控制輸入端對應(yīng)于等效多路調(diào)制器上的數(shù)據(jù)輸入端。發(fā)生器還包含控制輸入端(1NV,NONI),用于使時鐘停頓在低電平或高電平,還用于極性無關(guān)的時鐘選通和時鐘合成。
文檔編號G06F1/04GK1188553SQ96194849
公開日1998年7月22日 申請日期1996年4月15日 優(yōu)先權(quán)日1996年4月15日
發(fā)明者T·豪森 申請人:艾利森電話股份有限公司