專利名稱:具有向后接腳相容性的大規(guī)模集成電路微處理機(jī)芯片的制作方法
本發(fā)明是關(guān)于半導(dǎo)體集成電路，特別是關(guān)于微處理機(jī)芯片。
因技術(shù)上的大幅度而且快速的變化，微型計(jì)算機(jī)系統(tǒng)的制造商發(fā)現(xiàn)必須比以往更經(jīng)常地去更新他們的系統(tǒng)，這更新程序同時(shí)顧及加入新系統(tǒng)和整修舊系統(tǒng)。
新的微處理機(jī)芯片的引進(jìn)在計(jì)算系統(tǒng)的更新上是一極有重要性的推動(dòng)力量。通常，芯片制造商和某些小型計(jì)算機(jī)系統(tǒng)制造商設(shè)計(jì)一些能提供較多功能和較快速度的新芯片。而這些新的較快速芯片被用為新系統(tǒng)設(shè)計(jì)的基礎(chǔ)。芯片制造商和計(jì)算機(jī)系統(tǒng)制造商已認(rèn)知且繼續(xù)地認(rèn)知微處理機(jī)間相容性的重要。例如，若干1983年推出的32位元微處理機(jī)的制造商已強(qiáng)調(diào)它們能跑(run)寫于它們之前的軟件。
大致上來說，這些例子中的相容性都是以修改部份操作系統(tǒng)或以使用類似的結(jié)構(gòu)通過微程序規(guī)劃模擬來達(dá)成。在達(dá)成這種相容性之后，這些芯片仍只可提供一向下的軟件相容性，即以8或16位元的微處理機(jī)芯片所寫的相同軟件仍可在32位元芯片上執(zhí)行。
然而，當(dāng)芯片設(shè)計(jì)繼續(xù)發(fā)展時(shí)，微型計(jì)算機(jī)制造商仍需要維持許多用在新和舊微型計(jì)算機(jī)設(shè)計(jì)中不同的微處理機(jī)芯片，也就是，向下的軟件相容性并不要求向下的硬件相容性。
事實(shí)上，通常的情形就是這樣。亦即，為了使較舊的微型計(jì)算機(jī)系統(tǒng)能利用新的芯片，雖然芯片接腳指定中的相容性，但仍必須重新設(shè)計(jì)或整修此系統(tǒng)以接受新的芯片。其理由是，新的芯片除了較快之外，通常亦包括新的功能以加強(qiáng)其市場(chǎng)性。而這樣就會(huì)增加設(shè)備維修和裝設(shè)的費(fèi)用。
因此，本發(fā)明的主要目的為提供一改進(jìn)的設(shè)計(jì)方法和裝置以提供芯片設(shè)計(jì)中的相容性。
本發(fā)明的另一目的為提供一芯片可用在新的和舊的系統(tǒng)中而不需改變舊的系統(tǒng)。
上述及其它之目的是以一運(yùn)用本發(fā)明的裝置和方法的微處理芯片的較佳實(shí)施例來達(dá)成。使用最新技術(shù)安裝在LSI(大規(guī)模集成電路)中的芯片被設(shè)計(jì)成包括相容性電路，該電路被連接至一接腳，此接腳是相對(duì)于即存計(jì)算機(jī)系統(tǒng)中被替換的芯片的未用接腳。此相容性電路被連接至那些具有新加入或改變功能的新LSI芯片之內(nèi)在部份。當(dāng)新LSI芯片被插入既存的微型計(jì)算機(jī)系統(tǒng)中時(shí)，相容性電路就禁止加入/改變功能之操作。同時(shí)，除了加入的功能外這些電路亦限定(condition)芯片的其它部份而使其需要以與所替換的芯片同樣的方式來操作，但具有由于使用新技術(shù)而獲得較高速度和改進(jìn)的性能。當(dāng)新芯片被置入其設(shè)計(jì)所配合的系統(tǒng)中時(shí)，相容性電路則允許芯片以同樣較高的速度和改進(jìn)的性能來與加入的功能一起操作。
更特定地說，在較佳實(shí)施例中，新的LSI微處理機(jī)芯片在其結(jié)構(gòu)中使用更新的固態(tài)技術(shù)，與先前的LSI微處理機(jī)芯片相較，具有快速、改進(jìn)的性能、低功率消耗和較簡(jiǎn)單的制造程序等特性。另外，新芯片結(jié)合新的功能表現(xiàn)在加強(qiáng)的定址能力，即有一額外的接腳可供指定為另一位址位元。這額外的接腳即相對(duì)于被替換芯片中另一未用的接腳。因此，這新芯片具有與舊芯片的完整硬件向下相容性，亦即，這新芯片具有與舊芯片的向后接腳相容性。
根據(jù)本發(fā)明，至少有一部份的新加入功能被用以提供新舊系統(tǒng)間適當(dāng)操作所需的回應(yīng)。這相當(dāng)?shù)販p少了需要加到新芯片的邏輯電路數(shù)量。因?yàn)樾×康念~外芯片區(qū)必須分配給加入的功能，因此，可以極少額外的費(fèi)用來制成芯片。
因?yàn)樯鲜龉逃邢蚝蠼幽_的相容性，本發(fā)明的芯片可用在兩個(gè)不同的系統(tǒng)(即新和舊系統(tǒng)設(shè)計(jì)之間)而不需在這系統(tǒng)中作任何改變。因此，裝設(shè)和維修的需要大大地減低。同時(shí)，也無需整修舊系統(tǒng)以使用新芯片。
本發(fā)明的新穎特征，如操作的結(jié)構(gòu)和方式，與其進(jìn)一步之目的和優(yōu)點(diǎn)，將參考附圖加以說明以使其更為明白。同時(shí)，附圖是用以說明而非用限制限制本發(fā)明。
圖1a和1b為用以說明本發(fā)明的原理的芯片圖。
圖2a、2c和2b、2d分別以方框圖顯示圖1a和1b的微處理機(jī)芯片的部份。
圖3顯示圖2a和2b的芯片所處理的分段說明的格式。
圖4為詳細(xì)地顯示根據(jù)本發(fā)明的原理所設(shè)計(jì)成圖2b的芯片的部份。
圖5a到5e為用以說明圖4微處理機(jī)芯片的結(jié)構(gòu)和操作的表和圖。
圖1a和1b以圖示顯示制于單一IC基底或芯片上的微處理機(jī)的輸入和輸出接腳連接情形。如圖所示，每一芯片具有68支接腳，其中若干接腳在使用此芯片的微型計(jì)算機(jī)系統(tǒng)中并無連接這些接腳則被指定為圖1a和1b中的備件。
每一芯片10和12都具有若干未共用的接腳，如接腳1，14，16、17、31和65。這些接腳被連接以接收電壓源，時(shí)鐘訊號(hào)，時(shí)計(jì)和清除訊號(hào)。芯片10和12的第二組接腳被連接到微處理機(jī)匯流排的位址和資料介面線。這組包括ROS(只讀存儲(chǔ)器)位址匯流排接腳40到51和位址/資料匯流排接腳6到29。其中，LSI芯片12尚有一接腳13連接到位址介面線，而芯片10的接腳3在其系統(tǒng)中保持為未連接。
芯片10和12的第三組接腳被連接到監(jiān)視/中斷和記憶處理單元(MMU)電路。這組包括資料要求接腳32到36，記憶測(cè)試分支接腳59到62，中斷要求接腳4到67，控制輸入接腳56到63和記憶控制輸入接腳30到36，還有一記憶錯(cuò)誤侵犯輸出接腳34。
芯片10的接腳2和3在其系統(tǒng)中是未連接的，而在芯片12者則為連接的。芯片12的接腳2被連接以接收一定義使用此芯片的系統(tǒng)的訊號(hào)(即用于舊的或新的微型計(jì)算機(jī)系統(tǒng))。其中，當(dāng)芯片12被加入一舊系統(tǒng)中時(shí)，其接腳2就像芯片10中那樣為未連接的。然而，當(dāng)芯片12被加入一新系統(tǒng)中時(shí)，接腳12則被連接到一如接地的參考電壓。類似地，當(dāng)芯片12被加入舊系統(tǒng)中時(shí)，接腳3為未連接。然而，當(dāng)芯片12被加入一新系統(tǒng)中時(shí)，接腳3則被連接以提供額外或擴(kuò)充的功能。
圖2a、2c和2b、2d分別部份地說明芯片10和12的結(jié)構(gòu)。芯片10的微處理機(jī)在功能上與1982年7月20日所公布的美國專利4，340，933中所述的CPU(中央處理裝置)相同，并已轉(zhuǎn)讓給本案的申請(qǐng)人。簡(jiǎn)單地說，芯片10包括一記憶處理單元MMU10-2，記憶控制電路10-4和中斷處理電路10-6。如圖2c中，MMU10-2包括一12位元加法器10-20和誤差電路10-24。MMU 10-2用以將20位元記憶虛(邏輯)位址轉(zhuǎn)譯成20位元實(shí)位址，其使用具有圖3a格式的分段說明(segment descriptor)。
這些說明存于一32位元31字組的暫存器檔RAM(隨機(jī)存取儲(chǔ)存器)。詳細(xì)地考慮這說明格式可知，位元0為一有效性位元。當(dāng)位元0為0時(shí)(A0＝1)，一OR(或)電路10-24就以使一無用資源訊號(hào)T15E變成1來發(fā)訊以表示這段為未定義或無效。含位元1-3和位元22的欄必須全為0，否則MMU10-2會(huì)發(fā)訊以表示這段為未定義。也就是，這種檢驗(yàn)是通過OR電路10-24在A1、A2、A3或A22之一為1時(shí)，將訊號(hào)T15E變成1來執(zhí)行。
位元4-15是組成一12位元的段基(segment base)，它被MMU加法器10-20加到一虛或邏輯位址的8位元區(qū)組數(shù)欄(BIO-7)，而被施加到芯片10之位址/資料匯流排。一邏輯位址的未改變補(bǔ)償欄則被加到12位元的總和，而被施加到芯片接腳29-18以產(chǎn)生20位元的實(shí)位址。當(dāng)這加法從加法器10-20產(chǎn)生一進(jìn)位(CY3)時(shí)，MMU10-2就發(fā)訊以表示進(jìn)入的段超過記憶器的實(shí)際大小。這種檢驗(yàn)是通過OR電路10-24在訊號(hào)CY3為1時(shí)將訊號(hào)T15E變成1來執(zhí)行。
位元16-21為3個(gè)2位元環(huán)形保護(hù)欄，它們定義記憶器進(jìn)出的權(quán)利(即RR為讀取，RW為寫入，RE為執(zhí)行。)因?yàn)檫@些欄與本發(fā)明無關(guān)，在此不贅述。
最后，位元23-31為相關(guān)于分段說明的記憶段之一9位元大小欄，MMU10-2使大小欄與9位元區(qū)組數(shù)欄相比較以確定說明的大小欄是等于或大于區(qū)組數(shù)欄的位元。當(dāng)這狀況不符時(shí)，訊號(hào)CMP則變?yōu)?。這檢驗(yàn)是通過OR電路10-24在訊號(hào)CMP為1時(shí)將訊號(hào)T15E變成1來執(zhí)行。這可確定正常的存取是在記憶器的有用區(qū)。有關(guān)進(jìn)一步的如何來達(dá)成這種檢驗(yàn)，須參考1983年3月29日公布的美國專利4，378，591號(hào)，這專利已轉(zhuǎn)讓給本案申請(qǐng)人。
如上所述，在這種位置的轉(zhuǎn)譯操作期間，MMU10-2執(zhí)行所示的檢驗(yàn)，且產(chǎn)生適當(dāng)?shù)恼`差信號(hào)，如T15E，以表示記憶器的存取是否合法或有效。這誤差訊號(hào)T15E是存于MMU10-2中的若干控制正反器(未示)之一。
這控制正反器的輸出被MMU10-2當(dāng)作適當(dāng)?shù)南葳逑蛄坑嵦?hào)而被施加到中斷處理電路10-6，此陷阱向量訊號(hào)則被以1978年2月14日公布的美國專利4，074，353號(hào)所示的方式來處理，該專利并已轉(zhuǎn)讓給本案的申請(qǐng)人。另外，MMU10-2所產(chǎn)生之誤差訊號(hào)T15E被施加到記憶控制電路10-4。而這電路則施加一輸出訊號(hào)MEMKIL到芯片10的接腳34以便在MMU10-2探測(cè)到一非法存取時(shí)用來防止系統(tǒng)中存于記憶單元中的資訊的改變。
關(guān)于進(jìn)一步的芯片的組織和結(jié)構(gòu)可參考D·A鮑德遼于1983年6月29日申請(qǐng)的《便于最佳可換元件的探測(cè)和診斷的存儲(chǔ)設(shè)計(jì)》(Daniel A·Boudreau，Memory Architecture for Facilitating Optimam Replaceable Unit Detection and Diagnosis)和約翰戴發(fā)柯，彼得賀斯林和羅納德斯普林格(John DeFalco，Peter Heslin and Ronald Springer)等發(fā)表，由IEEE(電氣與電子工程師協(xié)會(huì))出版于《1982年傳統(tǒng)集成電路會(huì)議論文集》的“大規(guī)模集成電路6-16位小型計(jì)算機(jī)相容的微處理器”(Proceedings of The 1982 Custom Integrated Circuits Conference，“The LSI-6A 16-Bit Minicomputer Compatible Microprocessor”)。
微處理機(jī)芯片12與微處理機(jī)芯片10不同，它具有擴(kuò)充的和新的功能。如圖2d所示，MMU12-2包括一12位元加法器12-20和誤差電路12-24，相容性電路12-10被連接到接腳2。它們將芯片12的MMU12-2的其余電路限定(condition)以操作在兩系統(tǒng)之一。也就是，電路12-10提供適當(dāng)?shù)挠嵦?hào)以限定誤差電路12-24和加法器12-20來操作于任一系統(tǒng)中。
誤差電路12-24是由電路10-24修改而成，且OR電路12-24的輸入數(shù)與OR電路10-24相同，其理由為第十三加法器級(jí)(新功能)用以對(duì)任一系統(tǒng)產(chǎn)生正確的誤差回應(yīng)訊號(hào)。任一系統(tǒng)的訊號(hào)由相容性電路12-10所建立。
如圖2d所示，位址位元A3已不再是OR電路12-24的輸入〔不再是MBZ(Must be zezo)檢驗(yàn)的一部份〕，也就是位址位元A3，目前為13位元說明基欄的最高效位元，是加法器12-20的最后級(jí)的輸入。同時(shí)，OR電路從這加法器級(jí)接收進(jìn)位訊號(hào)CYOUT，而不是進(jìn)位訊號(hào)CY3。最后，OR電路接收加法器級(jí)所產(chǎn)生的總和位元(MM21)而當(dāng)作一相容性電路12-10定義的系統(tǒng)芯片12的操作功能。
圖4詳細(xì)地顯示根據(jù)本發(fā)明的圖2芯片12的不同部份，它包括重新定位加法器12-20的第十三級(jí)和相關(guān)的輸出緩沖級(jí)12-22，以及相容性電路12-10和誤差電路12-24。
加法器12-20的上4位元位置的每一級(jí)以類似第十三級(jí)的方式組成。亦即，這四級(jí)只接收段基說明的位元3-6，而其余的級(jí)則接收段基說明的位元7-15和與其相加的9區(qū)組數(shù)位元。
如圖4所示，這最后級(jí)除了接收前級(jí)的
CY3訊號(hào)外也接收說明位址位元3的A3和
A3訊號(hào)以當(dāng)作輸入。第十三級(jí)產(chǎn)生之總和位元MM21被施加到緩沖級(jí)12-22和相容性電路12-10。緩沖級(jí)12-22由傳統(tǒng)的三態(tài)電路所組成。當(dāng)記憶處理單元的致能訊號(hào)MME為1時(shí)(即MMU選擇產(chǎn)生)且位址模式訊號(hào)為1時(shí)(即MMU執(zhí)行一位址轉(zhuǎn)譯操作)，電路12-22就在時(shí)鐘區(qū)間
φA期間施加訊號(hào)MM21到接腳3。
此加法器級(jí)除了進(jìn)位電路外，還包括一負(fù)互斥或(NEOR)電路和一互斥或緩沖電路。這互斥或電路和緩沖電路分別由加強(qiáng)型MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)12-204，12-206和12-208，12-210所組成。反相器電路12-220和12-222是用來提供進(jìn)位
CY3的正和反相以驅(qū)動(dòng)NEOR。反相器電路12-224提供NEOR所產(chǎn)生的總和的反相以驅(qū)動(dòng)緩沖電路的MOSFET 12-210。這進(jìn)位電路是由加強(qiáng)型MOSFET12-200和12-202所組成。
每一反相器電路可為傳統(tǒng)的設(shè)計(jì)，且包括一耗乏型MOSFET當(dāng)作工作電路(Pull-up)與加強(qiáng)型電晶體串聯(lián)時(shí)，MOSFET(例如MOSFET 12-200和12-202)的寬度對(duì)長(zhǎng)度比例可提供所希望的快速反應(yīng)時(shí)間。有關(guān)進(jìn)一步的這種MOSFET電路的操作和結(jié)構(gòu)可參考卡維爾米特(Carver Mead)和林康維(Lynn Conway)所著由愛迪生-威斯利(Addison-Wesley)出版公司所出版的《極大規(guī)模集成電路系統(tǒng)入門》(Introduction to VLSI Systems)。
根據(jù)本發(fā)明，相容性電路12-10包括一耗乏型MOSFET 12-100和一對(duì)串聯(lián)的MOSFET12-102和12-104。如圖4所示，MOSFET12-102和12-100被連接到接腳2，而MOS-FET 12-104則連接到加法器第十三級(jí)的總和輸出。MOSFET12-102的輸出被當(dāng)作輸入施加到誤差電路12-24。圖2d中，MOSFET12-100邏輯式地以一電壓源+V和串聯(lián)電阻表示于方框12-10中。MOSFET 12-102和12-104邏輯式地以與門來表示。
誤差電路12-24包括加強(qiáng)型MOSFET 12-244到12-250，一對(duì)反相器電路12-240和12-252和NOR(或非)電路12-242。反相器電路12-252與MOSFET 12-250將訊號(hào)
T15E變成適當(dāng)?shù)臓顟B(tài)以回應(yīng)進(jìn)位訊號(hào)
CYOUT。圖2d中，這些電路以到OR(或)電路12-24的輸入
CYOUT來表示。
MOSFET 12-244，12-246和12-248分別將訊號(hào)
T15E變成適當(dāng)?shù)臓顟B(tài)以回應(yīng)位址位元訊號(hào)
AO，A1和A2。圖2d中這些電晶體邏輯式地以輸入
AO，A1和A2來表示。
反相器電路12-240與NOR電路12-242將訊號(hào)
T15E變成適當(dāng)?shù)臓顟B(tài)以回應(yīng)大小比較器訊號(hào)
CMP。同時(shí)，NOR電路12-242將訊號(hào)
T15E變成適當(dāng)?shù)臓顟B(tài)以回應(yīng)位址位元訊號(hào)A22。圖2d中這些電路邏輯式地以輸入CMP和A22來表示。NOR電路12-242和相反器電路12-240可為參考資料中所述電路的形式。
根據(jù)本發(fā)明，芯片12是由一比芯片10更進(jìn)步的技術(shù)來組成，也就是，芯片12是以一能利用較小型技術(shù)且能達(dá)成較快速的電路和改進(jìn)性能的方法來達(dá)成。更重要的是，比較小型的技術(shù)可提供較高的產(chǎn)量而減低制造芯片12的成本。
參考圖3a、3b和4，本發(fā)明的方法和操作將參考圖5a到5e來說明。
首先，假設(shè)芯片12安裝在使用芯片10的舊系統(tǒng)中。其中，圖4的芯片12的接腳2和3為未連接，因此，電路12-10所提供且施加到MOSFET 12-102的相容性訊號(hào)約等于一二進(jìn)位1的電壓V。因此，訊號(hào)
T15E將改變狀態(tài)以作為位址位元13的功能(即MMU 12)，它相對(duì)于○分段說明位元3(A3)與加法器第十二級(jí)的進(jìn)位(
CY3)的總和。
相容性電路12-10和加法器第十三級(jí)是用以將加入的電路數(shù)量減至最少，以使得新功能可包括在有效區(qū)域之中。這是通過使用加法器第十三級(jí)電路來達(dá)成提供正確的誤差回應(yīng)給舊的和新的系統(tǒng)。
圖5a到5e說明上述如何達(dá)成，芯片10的回應(yīng)要求如圖5a所示，為了使分段說明在舊系統(tǒng)中為有效，分段說明位元3(A3)必須為0。另外，必須設(shè)有來自加法器第十二級(jí)的進(jìn)位(CY3)。因此，根據(jù)圖5a的表，在進(jìn)位訊號(hào)CY3或分段說明位元A3之一為1時(shí)，芯片10使未用源訊號(hào)
T15E變?yōu)橐欢M(jìn)位之0。
圖5b為一表，它說明當(dāng)使用芯片12時(shí)，圖5a的誤差回應(yīng)。由圖5b可知，每當(dāng)有一來自第十三級(jí)的進(jìn)位(CYOUT)或MMU加法器12-2產(chǎn)生的高次位址位元21(MM21)為一二進(jìn)位1時(shí)，未用源訊號(hào)
T15E變成一二進(jìn)位0。而MM21和CYOUT只是他們的輸入CY3和A3的功能。
上述可用如下的布耳(Boolean)方程式來表示，T15E＝CY3·A3+(A3·
CY3+
A3·CY3)。然而，由圖5b可知，CY3·A3＝CYOUT，而A3·CY3+
A3＝MM21，因此，T15E＝CYOUT+MM21。其中“·”為AND而“+”為OR。
圖5c以施加到接腳2的相容性訊號(hào)和加法器第十三級(jí)產(chǎn)生的進(jìn)位(CYOUT)以及總和輸出(MM21)來表示圖5b的誤差回應(yīng)。由圖5c的表可知，T15E(舊系統(tǒng))＝OLD(CYOUT+MM12)。T15E(新系統(tǒng))＝
OLD(CYOUT)。因此，T15E(舊系統(tǒng)和新系統(tǒng))＝OLD(CYOUT+MM21)+
OLD(CYOUT)＝OLD+(CYOUT)+OLD·MM12+
OLD·CYOUT＝CYOUT(OLD+OLD)+OLD·MM12＝OLD-MM12+CYOUT＝(OLD/NEW)MM21+CYOUT。
圖5C的表的回應(yīng)是由圖5d的邏輯網(wǎng)路所提供，它相對(duì)于圖5e的MOSFET電路。請(qǐng)參考圖2d，可知當(dāng)芯片12用在舊系統(tǒng)中時(shí)，接腳2和3未被使用，因此被保留未連接。因此，一二進(jìn)位1被施加到圖2d之與門12-10，它在圖5d中也是12-10。這分段說明位元A3和進(jìn)位CY3分別為如下的誤差功能T15E。
當(dāng)芯片12被用在新系統(tǒng)中時(shí)，接腳2和3被連接在這系統(tǒng)中。亦即，接腳2為接地，而接腳3則連接到這系統(tǒng)的位址/資料匯流排。當(dāng)接腳2為接地時(shí)，總和位元MM21已不再是誤差功能T15E的一部份，而是選定的分段說明的13位元基欄的最高效位址位元。亦即，如圖2d，MM21為訊號(hào)CY3和A3的互斥OR。同時(shí)，新系統(tǒng)中，誤差功能T15E＝A3·CY3＝CYOUT，這與圖5c的表的要求相符合。
由圖2d可知，施加到接腳3的總和位元訊號(hào)MM21已成為MMU12-2所提供的新21位元實(shí)位址的最高效位元。芯片的所有其它接腳在系統(tǒng)中所擔(dān)任的功能則保持未改變(即，用以在記憶寫入操作時(shí)防止記憶存取的訊號(hào)MEMKILL仍連接到接腳34)。
由上述可知本發(fā)明如何使芯片12操作于具有不同功能和少許加入電路的兩系統(tǒng)中。本發(fā)明能以低成本在舊系統(tǒng)中使用新技術(shù)的芯片而不需要有任何改變。因此，本發(fā)明可允許舊系統(tǒng)與具有速度和成本等優(yōu)點(diǎn)的較新芯片一起使用而不需改變系統(tǒng)的功能或操作。
凡熟于本技藝或都可依上述的實(shí)施例而加以改變而不會(huì)離開本發(fā)明的范疇。例如，本發(fā)明并不限于特定型式的芯片組織，功能或技術(shù)。
根據(jù)本發(fā)明，可有某些改變而不會(huì)離開本發(fā)明的精神，其中的特征亦可單獨(dú)使用而不需與其它特征一起使用。
權(quán)利要求
1.一以先進(jìn)技術(shù)制造且用于多數(shù)計(jì)算機(jī)系統(tǒng)的第一個(gè)的集成電路微處理機(jī)芯片，該芯片包括多數(shù)外接腳；許多功能區(qū)被互相連接以擔(dān)任處理操作，至少有一該功能區(qū)提供的功能未存于該系統(tǒng)的第二個(gè)，該功能區(qū)被連接到該系統(tǒng)的該第二個(gè)中未使用的外接腳之一；一相容性裝置，被連接到該功能區(qū)，及連接到該另一區(qū)以及連接到在該第二系統(tǒng)中未使用的該另一外接腳，該相容性裝置在該芯片被包括入該第二系統(tǒng)時(shí)用以使該功能區(qū)除能，且限定該另一區(qū)在該第二系統(tǒng)中以與其所代替的芯片的同樣方式但以由所說先進(jìn)技術(shù)而獲得的較高的速度和性能來操作。
2.如權(quán)利要求
第1項(xiàng)所述的芯片，其中所說相容性裝置，當(dāng)該芯片被包括入該第一系統(tǒng)中時(shí)，使該功能區(qū)致能區(qū)致能且限定該其他區(qū)以用該新功能來操作。
3.如權(quán)利要求
第1項(xiàng)所述的芯片，其中該功能區(qū)為一記憶處理區(qū)用以將虛位址轉(zhuǎn)譯成實(shí)位址，并提供一增加的實(shí)位址空間。
4.如權(quán)利要求
第3項(xiàng)所述的芯片，其中該記憶處理區(qū)是連接到一所說外接腳以接收和產(chǎn)生一額外的位址位元以提供該增加的實(shí)位址空間。
5.如權(quán)利要求
第2項(xiàng)所述的芯片，其中所說其他區(qū)包括一被連接到該相容性裝置和連接到該功能區(qū)的誤差探測(cè)區(qū)。該誤差探測(cè)區(qū)在該相容性裝置所選定的第一組或第二組條件下用以產(chǎn)生一輸出信號(hào)以表示一非法存取，該相容性裝置是作為該芯片所在系統(tǒng)中的功能。
6.如權(quán)利要求
第5項(xiàng)所述的芯片，其中所說其他區(qū)包括一記憶控制區(qū)，該記憶控制區(qū)被連接到該相容性裝置和連接到一用以防止定址一未用源的該外接腳，該誤差探測(cè)區(qū)限定該記憶控制區(qū)以根據(jù)該來自該誤差探測(cè)區(qū)的未用源信號(hào)來產(chǎn)生信號(hào)。
7.如權(quán)利要求
第5項(xiàng)所述的芯片，其中該相容性裝置包括一電壓源和門控裝置，具有至少一對(duì)輸入端和一輸出端，該輸入端之一被連接到該一外接腳與該電壓源相同，該另一輸入端被連接到該功能區(qū)的一輸出，且該輸出端被連接到該誤差探測(cè)區(qū)，當(dāng)芯片被安裝在該第二系統(tǒng)時(shí)，該門控裝置則被致能以限制該誤差探測(cè)區(qū)并產(chǎn)生該輸出信號(hào)來回應(yīng)代表該第一組條件的信號(hào)，而當(dāng)該芯片被安裝在第一系統(tǒng)時(shí)該門控裝置則被除能以產(chǎn)生該輸出信號(hào)來回應(yīng)代表該第二組條件的信號(hào)。
8.如權(quán)利要求
第7項(xiàng)所述的芯片，其中該功能區(qū)包括一加法器且該輸出對(duì)應(yīng)于該加法器的最高效位元，該加法器被連接以便將一進(jìn)位信號(hào)施加到該誤差探測(cè)區(qū)，該門控裝置當(dāng)被致能時(shí)則施加該最高效位元與代表該第一組條件的該進(jìn)位信號(hào)，而該門控裝置當(dāng)被除能時(shí)，則禁止代表該第二組條件的該最高效位元的應(yīng)用。
9.如權(quán)利要求
第8項(xiàng)所述的芯片，其中該門控裝置包括一AND(與)門且該芯片是以具有該較高速度和性能的最新技術(shù)的MOSFET來制造。
10.一以產(chǎn)生高性能和低成本的新技術(shù)制造且用于一新計(jì)算機(jī)系統(tǒng)的集成電路微處理機(jī)芯片，該芯片包括許多外接腳;許多功能區(qū)被互相連接以擔(dān)任處理操作，至少有一該功能區(qū)提供的功能未存于現(xiàn)有系統(tǒng)中，該功能區(qū)被連接到該現(xiàn)有系統(tǒng)中未使用的外接腳之一;一相容性裝置，被連接到該功能區(qū)，及連接到該其他區(qū)以及連接到在該現(xiàn)有系統(tǒng)中未使用的該另一外接腳;該相容性裝置在該芯片被無改變地安裝入該現(xiàn)有系統(tǒng)時(shí)是用以使該功能區(qū)除能，且限定該其他區(qū)以在該現(xiàn)有系統(tǒng)中以產(chǎn)生與它先前的芯片同樣的回應(yīng)并提供較高的性能和較低的成本。
11.如權(quán)利要求
第10項(xiàng)所述的芯片，其中該相容性裝置，當(dāng)該芯片被安裝入該新系統(tǒng)中時(shí)，則使該功能區(qū)致能且限定該其他區(qū)用該新功能來操作。
12.如權(quán)利要求
第10項(xiàng)所述的芯片，其中該功能區(qū)為一記憶處理區(qū)用以將虛位址轉(zhuǎn)譯成實(shí)位址，并且提供一增加的實(shí)位址空間。
13.如權(quán)利要求
第12項(xiàng)所述的芯片，其中該記憶處理區(qū)是連接到一該外接腳以接收和產(chǎn)生一額外的位址位元以提供該增加的實(shí)位址空間。
14.如權(quán)利要求
第11項(xiàng)所述的芯片，其中所說其他區(qū)包括一誤差探測(cè)區(qū)，該誤差探測(cè)區(qū)被連接到該相容性裝置和連接到該功能區(qū)，該誤差探測(cè)區(qū)在該相容性裝置的控制下的第一或第二組條件下用以產(chǎn)生一未用源信號(hào)以表示一非法存取，該相容性裝置是作為該芯片所在系統(tǒng)中的一功能。
15.如權(quán)利要求
第14項(xiàng)的芯片，其中該其他區(qū)包括一記憶控制區(qū)，該記憶控制區(qū)被連接到該相容性裝置和連接到一用以防止定址一未用資源的該外接腳，該誤差探測(cè)區(qū)則限定該記憶控制區(qū)以根據(jù)該施加到該誤差探測(cè)區(qū)的信號(hào)在該相容性裝置的控制下來產(chǎn)生信號(hào)。
16.如權(quán)利要求
第14項(xiàng)所述的芯片，其中該相容性裝置包括一電壓源和門控裝置，具有至少一對(duì)輸入端和一輸出端，該輸入端之一被連接到該一外接腳與該電壓源相同，該另一輸入端則被連接到一該功能區(qū)，且該輸出端被連接到該誤差探測(cè)區(qū)，當(dāng)芯片被安裝在該現(xiàn)有系統(tǒng)之一時(shí)。該門控裝置被致能以限制該誤差探測(cè)區(qū)以產(chǎn)生該未用資源信號(hào)來回應(yīng)代表該第一組條件的信號(hào)，而當(dāng)該芯片被安裝在該新系統(tǒng)時(shí)該門控裝置則被除能以產(chǎn)生該未用資源信號(hào)來回應(yīng)代表該第二組條件的信號(hào)。
17.如權(quán)利要求
第16項(xiàng)所述的芯片，其中該功能區(qū)包括一加法器而該輸出被連接到該相容性裝置以施加該加法器所產(chǎn)生的總和的最高效位元，該加法器則被連接以將一進(jìn)位信號(hào)施加到該誤差探測(cè)區(qū)，該門控裝置當(dāng)被致能時(shí)則施加該最高效位元與代表該第一組條件的該進(jìn)位信號(hào)，而該門控裝置當(dāng)被除能時(shí)，則禁止代表該第二組條件的該最高效位元的應(yīng)用。
18.如權(quán)利要求
第17項(xiàng)所述的芯片，其中該門控裝置包括一AND(與)門，且該芯片以具有該較高速度和性能的先進(jìn)技術(shù)的MOSFET來制造。
19.一方法以具有新功能的新技術(shù)來設(shè)計(jì)集成電路微處理機(jī)芯片，以供用于一新設(shè)計(jì)系統(tǒng)中，它與使用于無該新功能的第一計(jì)算機(jī)系統(tǒng)中的集成電路微處理機(jī)之間有向后接腳相容性，該方法包括以下步驟提供至少兩外接腳端，該外接腳在該較早系統(tǒng)中未使用，而在使用該新功能的系統(tǒng)中可被連接;提供許多被互相連接的功能單元以擔(dān)任處理操作。至少一該單元用以提供該新功能;將該一功能單元連接到該兩外接腳端之一;將相容性裝置連接到另一的該外接腳端，連接到該一功能單元，和連接到另一的該功能單元;及組成該相容性裝置以在該芯片被安裝在該第一系統(tǒng)中時(shí)產(chǎn)生一除能信號(hào)而不需任何改變以禁止該新功能，而使另一該功能單元致能以提供與該較早設(shè)計(jì)的芯片一樣的回應(yīng)以在由所說新技術(shù)而獲得的較高速度和性能之下供操作于該第一計(jì)算機(jī)系統(tǒng)中。
20.如權(quán)利要求
第19項(xiàng)所述的方法，其中組成該相容性裝置的該步驟，還包括以下步驟在該相容性裝置中提供一電壓源和邏輯裝置;將該邏輯裝置的輸入連接到該功能單元，和將該邏輯裝置的輸出連接到另一的該功能單元;及將該電壓源連接到與該邏輯裝置的輸入相同的另一該外接腳端，使得當(dāng)該芯片被連接在該第一計(jì)算機(jī)系統(tǒng)中時(shí)，該電壓源使該門控裝置致能以產(chǎn)生該除能號(hào)，并在該芯片被安裝在該系統(tǒng)中時(shí)使該電壓源被除能。
專利摘要
一以新技術(shù)制成的芯片設(shè)計(jì)成具有新的功能。這芯片包括相容性電路，該電路連接到舊系統(tǒng)中的所代替芯片中的一未用接腳。這相容性電路連接到具有新加或新改功能的新芯片的內(nèi)在部分。因此新芯片可與舊芯片一樣地安裝在舊系統(tǒng)中。當(dāng)安裝后，相容性電路使新芯片以與其所代替的芯片同樣的方式來操作，但卻具有較高的速度和改進(jìn)的性能。當(dāng)新芯片安裝在為其設(shè)計(jì)的系統(tǒng)中時(shí)，相容性電路使芯片以新功能和同樣較快的速度與改進(jìn)的性能來操作。
文檔編號(hào)G06F13/00GK85105002SQ85105002
公開日1987年3月11日 申請(qǐng)日期1985年7月1日
發(fā)明者納英奧, 布雷德利 申請(qǐng)人:霍尼韋爾資料系統(tǒng)有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan