專利名稱:一種衛(wèi)星導(dǎo)航接收機(jī)fpga快速加載方法
技術(shù)領(lǐng)域：
本發(fā)明屬于定位導(dǎo)航與控制技術(shù)領(lǐng)域：
，特別涉及一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法。
背景技術(shù)：
衛(wèi)星導(dǎo)航接收機(jī)中FPGA芯片作為核心器件，實(shí)現(xiàn)對(duì)衛(wèi)星信號(hào)的捕獲跟蹤等重要功能，接收機(jī)每次上電都需對(duì)FPGA芯片進(jìn)行程序加載，加載時(shí)間對(duì)接收機(jī)啟動(dòng)時(shí)間有很大影響。本發(fā)明主要解決衛(wèi)星導(dǎo)航接收機(jī)FPGA程序加載時(shí)間過(guò)長(zhǎng)的問題。衛(wèi)星導(dǎo)航接收機(jī)中FPGA程序加載通常采用串行被動(dòng)加載模式或采用專用加載芯片的主動(dòng)加載模式。串行被動(dòng)加載模式采用DSP芯片通用IO管腳作為FPGA專用加載時(shí)鐘數(shù)據(jù)線，F(xiàn)PGA程序保存在外置的FLASH中，這種方式受通用IO管腳訪問速度的限制，加載2M字節(jié)的程序需要6秒時(shí)間，速度較慢。采用專用加載芯片主動(dòng)加載，速度較快，加載2M字節(jié)的程序需要O. 9秒時(shí)間，但這種方式專用加載芯片燒寫FPGA程序需要使用FPGA芯片JTAG接口，衛(wèi)星導(dǎo)航接收機(jī)整機(jī)裝配后引出FPGA芯片JTAG 口到對(duì)外接插件上存在困難，并且引出JTAG 口容易受到外部電磁干擾，影響接收機(jī)正常工作。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)的上述不足，提供一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，該方法加載時(shí)間短、易于外部程序升級(jí)，存儲(chǔ)容量大、加載速度快，不易受電磁干擾。
本發(fā)明的上述目的主要是通過(guò)如下技術(shù)方案予以實(shí)現(xiàn)的
一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，包括如下步驟
(I)、將TMS32C64系列的DSP芯片、FLASH芯片、RS232電平轉(zhuǎn)換芯片、第一固定電阻器R1、第二固定電阻器R2、第三固定電阻器R3和FPGA芯片進(jìn)行連接，具體連接方法如下
將TMS32C64系列的DSP芯片的EMIFB接口的BEA[20· . 1]、BED[15. . 0]、BWE、BRE 與FLASH芯片的地址線A[19. . O]、數(shù)據(jù)線DQ[15. . O]、WE、0E分別連接；DSP芯片15個(gè)通用GPIO中任意兩個(gè)引腳與FLASH芯片地址A[21. . 20]連接作為FLASH分段擴(kuò)展地址；TMS32C64系列的 DSP 芯片的 EMIFA 接口的 AEA[19. · 3] ,AED[31. · O]、AWE、A0E、ARE 均與 FPGA 芯片的 IO弓I腳連接；TMS32C64系列的DSP芯片的多功能緩沖串口的DXm引腳與FPGA芯片的串行被動(dòng)加載專用數(shù)據(jù)線DATAO連接，TMS32C64系列的DSP芯片的CLKXm引腳與FPGA的串行被動(dòng)加載專用時(shí)鐘線DCLK連接；TMS32C64系列的DSP芯片中15個(gè)通用GPIO中任意三個(gè)引腳與FPGA芯片的三個(gè)專用配置引腳連接；電阻R1、R2、R3 —端分別與FPGA芯片的所述三個(gè)專用配置引腳連接，另一端分別與FPGA電源連接；RS232電平轉(zhuǎn)換芯片數(shù)據(jù)線TlIN和RlOUT引腳與FPGA的IO引腳連接，數(shù)據(jù)線TlOUT和RlIN引腳通過(guò)電纜與外部計(jì)算機(jī)RS232串口連接；其中DXm與CLKXm中的m為0、1或2 ;[0008](2)、上電初始化TMS32C64系列的DSP芯片時(shí)，將TMS32C64系列的DSP芯片內(nèi)部的多功能緩沖串口 McBSPm設(shè)置為SPI主控工作模式，具體設(shè)置過(guò)程如下
設(shè)置多功能緩沖串口 McBSPni的SPCR寄存器McbSPi^SPCR等于0X411801，即將其中5位寄存器值設(shè)置為如下值
權(quán)利要求
1.一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，其特征在于包括如下步驟 (1)、將TMS32C64系列的DSP芯片、FLASH芯片、RS232電平轉(zhuǎn)換芯片、第一固定電阻器R1、第二固定電阻器R2、第三固定電阻器R3和FPGA芯片進(jìn)行連接，具體連接方法如下
將 TMS32C64 系列的 DSP 芯片的 EMIFB 接口的 BEA[20. .1]、BED [15. . 0]、BWE、BRE 與FLASH芯片的地址線A[19. . 0]、數(shù)據(jù)線DQ[15. . 0]、WE、OE分別連接；DSP芯片15個(gè)通用GPIO中任意兩個(gè)引腳與FLASH芯片地址A[21. . 20]連接作為FLASH分段擴(kuò)展地址；TMS32C64系列的 DSP 芯片的 EMIFA 接口的 AEA[19. 3] ,AED[31. 0]、AWE、A0E、ARE 均與 FPGA 芯片的 IO弓I腳連接；TMS32C64系列的DSP芯片的多功能緩沖串口的DXm引腳與FPGA芯片的串行被動(dòng)加載專用數(shù)據(jù)線DATAO連接，TMS32C64系列的DSP芯片的CLKXm引腳與FPGA的串行被動(dòng)加載專用時(shí)鐘線DCLK連接；TMS32C64系列的DSP芯片中15個(gè)通用GPIO中任意三個(gè)引腳與FPGA芯片的三個(gè)專用配置引腳連接；電阻R1、R2、R3 —端分別與FPGA芯片的所述三個(gè)專用配置引腳連接，另一端分別與FPGA電源連接；RS232電平轉(zhuǎn)換芯片數(shù)據(jù)線TlIN和RlOUT引腳與FPGA的IO引腳連接，數(shù)據(jù)線TlOUT和RlIN引腳通過(guò)電纜與外部計(jì)算機(jī)RS232串口連接；其中DXm與CLKXm中的m為0、1或2 ; (2)、上電初始化TMS32C64系列的DSP芯片時(shí)，將TMS32C64系列的DSP芯片內(nèi)部的多功能緩沖串口 McBSPm設(shè)置為SPI主控工作模式，具體設(shè)置過(guò)程如下 設(shè)置多功能緩沖串口 McBSPm的SPCR寄存器McBSPm_SPCR等于0X411801，即將其中5位寄存器值設(shè)置為如下值
2.根據(jù)權(quán)利要求
1所述的一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，其特征在于所述步驟(I)將TMS32C64系列的DSP芯片、FLASH芯片、RS232電平轉(zhuǎn)換芯片、第一固定電阻器Rl、第二固定電阻器R2、第三固定電阻器R3和FPGA芯片連接之后，通過(guò)DSP的JTAG 口將帶有RS232串口協(xié)議IP核的FPGA程序存入FLASH中，同時(shí)將DSP程序也存入FLASH中，F(xiàn)LASH存儲(chǔ)空間等分多段存儲(chǔ)所述DSP和FPGA程序，之后進(jìn)行升級(jí)FPGA程序，具體過(guò)程如下 重新上電，TMS32C64系列的DSP芯片執(zhí)行所述步驟(2)至(5)完成帶有RS232串口協(xié)議IP核的FPGA程序數(shù)據(jù)加載，再將對(duì)外RS232串口通過(guò)電纜與裝有FPGA升級(jí)程序的計(jì)算機(jī)串口連接，計(jì)算機(jī)將FPGA升級(jí)程序數(shù)據(jù)通過(guò)RS232串口電平轉(zhuǎn)換芯片送給FPGA中的RS232串口協(xié)議IP核，F(xiàn)PGA對(duì)接收到升級(jí)程序數(shù)據(jù)進(jìn)行時(shí)序轉(zhuǎn)換并通過(guò)EMIFA接口將數(shù)據(jù)再送給TMS32C64系列的DSP芯片，TMS32C64系列的DSP芯片再通過(guò)EMIFB 口將數(shù)據(jù)存儲(chǔ)到FLASH中，實(shí)現(xiàn)FPGA程序升級(jí)。
3.根據(jù)權(quán)利要求
1所述的一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，其特征在于所述FPGA芯片的型號(hào)為CYCLONE。
4.根據(jù)權(quán)利要求
3所述的一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，其特征在于所述步驟(I)中FPGA芯片的三個(gè)專用配置引腳分別為nC0NFIG、nSTATUS、C0NFIG_D0NE ;所述步驟(3)中FPGA芯片的配置啟動(dòng)引腳為nCONFIG引腳；所述步驟(5)中FPGA芯片的配置完成檢測(cè)引腳為C0NFIG_D0NE引腳。
5.根據(jù)權(quán)利要求
1所述的一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，其特征在于所述RS232接口電平轉(zhuǎn)換芯片的型號(hào)為MAX3232ESE。
6.根據(jù)權(quán)利I所述的一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，其特征在于所述固定電阻器R1、R2、R3的電阻值為IKQ。
7.根據(jù)權(quán)利I所述的一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，其特征在于采用DSP芯片也可為TMS32C621系列或TMS32C671系列處理器。
8.根據(jù)權(quán)利I所述的一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，其特征在于所述采用的 FLASH 芯片為 64Mbits 大容量芯片 SST39VF6401B-70-41-EKE。
9.根據(jù)權(quán)利要求
2所述的一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，其特征在于所述FLASH的存儲(chǔ)空間等分多段存儲(chǔ)DSP和FPGA程序，DSP芯片15個(gè)通用GPIO中任意兩個(gè)引腳與FLASH芯片地址A[21. . 20]連接作為FLASH分段擴(kuò)展地址。
專利摘要
本發(fā)明涉及一種衛(wèi)星導(dǎo)航接收機(jī)FPGA快速加載方法，采用DSP芯片多功能緩沖串口的特殊用法作為FPGA專用加載時(shí)鐘數(shù)據(jù)線，用多功能緩沖串口中的DXm作為數(shù)據(jù)線與FPGA加載數(shù)據(jù)輸入端DATA0連接；用多功能緩沖中的CLKXm作為時(shí)鐘線與FPGA加載數(shù)據(jù)輸入端DCLK連接，DSP的通用GPIO引腳作為加載功能線與FPGA的三個(gè)專用配置引腳連接，本發(fā)明首先將DSP芯片、FLASH芯片、RS232電平轉(zhuǎn)換芯片、電阻R1、R2、R3和FPGA進(jìn)行連接，之后進(jìn)行FPGA加載，后續(xù)根據(jù)需要對(duì)FLASH程序進(jìn)行遠(yuǎn)程升級(jí)，具有加載時(shí)間短、易于外部程序升級(jí)，存儲(chǔ)容量大、加載速度快，不易受電磁干擾、通用性強(qiáng)的優(yōu)點(diǎn)。
文檔編號(hào)G06F9/445GKCN103034515SQ201210535152
公開日2013年4月10日 申請(qǐng)日期2012年12月11日
發(fā)明者賈長(zhǎng)輝, 陳少華, 楊雄軍, 李春波 申請(qǐng)人:北京遙測(cè)技術(shù)研究所, 航天長(zhǎng)征火箭技術(shù)有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan