本發(fā)明涉及處理器技術(shù)領(lǐng)域，具體的說(shuō)是一種并行處理器陣列結(jié)構(gòu)。

背景技術(shù)：

現(xiàn)有實(shí)現(xiàn)計(jì)算功能的芯片主要有單核soc,多核soc，fpga等。多核或眾核soc的結(jié)構(gòu)常見(jiàn)的有：

一、以總線或交換開(kāi)關(guān)為基本互連架構(gòu)的多核設(shè)計(jì)。這種結(jié)構(gòu)中，每個(gè)處理器核訪問(wèn)存儲(chǔ)的路徑都是一樣的，總線(或者交換開(kāi)關(guān))被不同的處理器核交替使用從而達(dá)到訪問(wèn)共享存儲(chǔ)的目的。各個(gè)處理器核類(lèi)似于傳統(tǒng)的單核處理器。這種結(jié)構(gòu)的明顯劣勢(shì)來(lái)自于總線或者交換開(kāi)關(guān)成為系統(tǒng)瓶頸，這個(gè)瓶頸體現(xiàn)在系統(tǒng)性能和功耗兩個(gè)方面：從系統(tǒng)性能上來(lái)講這種體系結(jié)構(gòu)的核心：總線或者交換開(kāi)關(guān)仍舊依賴(lài)全局金屬互聯(lián)線，其性能并不能隨著半導(dǎo)體技術(shù)進(jìn)步而提高。這種全局性地互連要求所有的通信都先匯聚到同一個(gè)地方然后又再傳播出去，其效率之低也是可想而知的。從延遲上講，電信號(hào)需要給長(zhǎng)達(dá)整個(gè)芯片邊長(zhǎng)的金屬線充電，其電阻電容很大，充電時(shí)間很長(zhǎng)，因此信號(hào)延遲很大；從吞吐率上來(lái)講，所有的信號(hào)傳輸都要通過(guò)這個(gè)總線或者交換開(kāi)關(guān)，其帶寬是無(wú)法適應(yīng)處理器核數(shù)量的增長(zhǎng)的。同樣的壞消息來(lái)自于功耗。無(wú)論是連接多個(gè)核的總線還是四通八達(dá)的交換開(kāi)關(guān)，其功耗都不是可以擴(kuò)展的。

二、流處理器以及gpu（通用圖形處理器）結(jié)構(gòu)。它是通過(guò)在處理器內(nèi)部設(shè)置多個(gè)alu來(lái)提高數(shù)據(jù)并行處理速度。不過(guò)后來(lái)大家發(fā)現(xiàn)gpu的能力其實(shí)非常有限：首先，只有存在大量規(guī)則數(shù)據(jù)并行的應(yīng)用程序，gpu才能發(fā)揮其巨大優(yōu)勢(shì)。程序中的分支跳轉(zhuǎn)以及線程間的數(shù)據(jù)共享都是gpu的軟肋，就算能夠被支持，效率也不高。如果誰(shuí)想在gpu上做webserver，那基本上是癡人說(shuō)夢(mèng)。其次，gpu需要對(duì)應(yīng)用程序進(jìn)行大量?jī)?yōu)化，以挖掘其并行性。這個(gè)優(yōu)化過(guò)程需要對(duì)gpu結(jié)構(gòu)和被優(yōu)化的程序本身有著深刻地理解。這和在通用處理器編程中打開(kāi)幾個(gè)優(yōu)化選項(xiàng)的難度不可同日而語(yǔ)。

三、網(wǎng)絡(luò)互連為主的處理器。使用片上網(wǎng)絡(luò)的辦法，使得眾多的處理器核通過(guò)分布式的通訊方式相互溝通，從而避免了集中的互連設(shè)計(jì)帶來(lái)的系統(tǒng)性能瓶頸以及較大的功耗開(kāi)銷(xiāo)。raw的難點(diǎn)在于對(duì)于應(yīng)用程序需要就行網(wǎng)絡(luò)和計(jì)算的雙重優(yōu)化，否則程序運(yùn)行的效率較低。這使得編譯器中指令調(diào)度不光考慮運(yùn)算單元的成本，還有通訊的成本，搜索空間和復(fù)雜度大大提高。fpga強(qiáng)調(diào)的是門(mén)陣列。即它提供了一種獨(dú)特連線結(jié)構(gòu)，連接各個(gè)可編程門(mén)單元。fpga雖然能直接支持硬件描述語(yǔ)言，但是它在實(shí)現(xiàn)邏輯時(shí)要用通用的門(mén)結(jié)構(gòu)來(lái)搭建用戶(hù)專(zhuān)用的門(mén)結(jié)構(gòu)，門(mén)浪費(fèi)有些嚴(yán)重，功耗利用率較低，由于同時(shí)要熟悉軟件和硬件，所以開(kāi)發(fā)難度也大。

當(dāng)代，隨著人工智能，工業(yè)4.0，機(jī)器人，智能硬件，物聯(lián)網(wǎng)等的快速發(fā)展，人們對(duì)并行計(jì)算提出了更高的要求。而在并行計(jì)算中有3個(gè)問(wèn)題非常核心，一是如何組織各個(gè)處理器和各個(gè)加速器，便于各個(gè)處理器訪問(wèn)加速器；二是如何提高訪問(wèn)速度，同時(shí)又不占用過(guò)多芯片資源。三是如何選擇適用于通用領(lǐng)域或特定專(zhuān)用領(lǐng)域計(jì)算的處理器和加速器。

總線式互聯(lián)因其互聯(lián)占用芯片資源少而在處理器數(shù)量較少的系統(tǒng)中被廣泛采用。當(dāng)處理器數(shù)量增加時(shí)，總線式互聯(lián)連線變長(zhǎng)，延遲不能再接受。

所以亟需一種并行處理器陣列結(jié)構(gòu)來(lái)解決上述問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)上述現(xiàn)有技術(shù)不足，本發(fā)明提供一種以分組矩陣的形式布置各個(gè)處理器核和加速器的組織架構(gòu)，保證支持各種常見(jiàn)的處理器核加速器掛載的一種并行處理器陣列結(jié)構(gòu)。

本發(fā)明提供的一種并行處理器陣列結(jié)構(gòu)是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的：

一種并行處理器陣列結(jié)構(gòu)，其特征在于，包括芯片和處理器，所述芯片上設(shè)置多個(gè)處理器，組成一級(jí)處理器組，多個(gè)一級(jí)處理器組組成二級(jí)處理器組，多個(gè)二級(jí)處理器組組成三級(jí)處理器組，以此類(lèi)推，即所述并行處理器陣列包括多級(jí)，每級(jí)由小到大程包含關(guān)系，每個(gè)級(jí)包括多個(gè)小一級(jí)的處理器組，其中，每級(jí)處理器組中的每個(gè)處理器或處理器組通過(guò)譯碼器或仲裁器連接加速器和總線連接器。

所述處理器組中的一個(gè)處理器通過(guò)譯碼器連接加速器和總線連接器，所述總線連接器可連接組間共享的加速器。

所述處理器組通過(guò)仲裁器連接加速器和總線連接器。

本發(fā)明的有益效果是：本發(fā)明提供的結(jié)構(gòu)做出的改變?cè)谟诩幢闶窃谔幚砥鲾?shù)量較多時(shí)，仍然能夠使用較少芯片資源來(lái)完成處理器之間的通信。同時(shí)能保證對(duì)鄰近資源的訪問(wèn)延遲低，將少量若干處理器作為1組，組內(nèi)使用簡(jiǎn)單的總線互聯(lián)或者其它連接方式，每組又等同于1個(gè)處理器來(lái)和其它組互聯(lián)。這種組織方式允許使用簡(jiǎn)單的處理器互聯(lián)技術(shù)來(lái)連接組內(nèi)外各個(gè)處理器。既解決了處理器間互聯(lián)的問(wèn)題，節(jié)省了芯片資源，也降低了訪問(wèn)延遲。

附圖說(shuō)明

圖1是本發(fā)明整體結(jié)構(gòu)示意圖；

圖2是實(shí)施例2結(jié)構(gòu)示意圖；

圖3是實(shí)施例3結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面將通過(guò)實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

實(shí)施例1

如圖1所示，一種并行處理器陣列結(jié)構(gòu)，包括芯片和處理器，所述1芯片上設(shè)置4個(gè)處理器，組成一級(jí)處理器組，4個(gè)一級(jí)處理器組組成二級(jí)處理器組，4個(gè)二級(jí)處理器組組成三級(jí)處理器組，每級(jí)處理器組中的處理器組連接對(duì)應(yīng)級(jí)共享加速器組和總線連接器，……，不斷這樣疊加下去，可以支持很多個(gè)處理器，而且對(duì)處理器的種類(lèi)也沒(méi)有限制，同時(shí)也保證了處理器能夠訪問(wèn)（一級(jí)組）組內(nèi)的資源和組間共享的資源，這個(gè)組間共享的資源，不僅僅包括處理器所在的二級(jí)組，三級(jí)組，……，也包括soc芯片最外圍的共享的一些外設(shè)或接口。

實(shí)施例2

如圖2所示，所述處理器組中的一個(gè)處理器通過(guò)譯碼器連接加速器和總線連接器，所述總線連接器可連接組間共享的加速器。

實(shí)施例3

如圖3所示，圖3是組內(nèi)各個(gè)加速器或總線連接器與組內(nèi)4個(gè)處理器之間的連接關(guān)系，所述處理器組通過(guò)仲裁器連接加速器和總線連接器。

以上所述實(shí)施例僅表示本發(fā)明的實(shí)施方式，其描述較為具體和詳細(xì)，但并不能理解為對(duì)本發(fā)明范圍的限制。應(yīng)當(dāng)指出的是，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本發(fā)明保護(hù)范圍。

技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明涉及一種并行處理器陣列結(jié)構(gòu)，包括芯片和處理器，所述芯片上設(shè)置多個(gè)處理器，組成一級(jí)處理器組，多個(gè)一級(jí)處理器組組成二級(jí)處理器組，多個(gè)二級(jí)處理器組組成三級(jí)處理器組，以此類(lèi)推，即所述并行處理器陣列包括多級(jí)，每級(jí)由小到大程包含關(guān)系，每個(gè)級(jí)包括多個(gè)小一級(jí)的處理器組，其中，每級(jí)處理器組中的每個(gè)處理器或處理器組通過(guò)譯碼器或仲裁器連接加速器和總線連接器。本發(fā)明即便是在處理器數(shù)量較多時(shí)，仍然能夠使用較少芯片資源來(lái)完成處理器之間的通信。同時(shí)能保證對(duì)鄰近資源的訪問(wèn)延遲低；這種組織方式允許使用簡(jiǎn)單的處理器互聯(lián)技術(shù)來(lái)連接組內(nèi)外各個(gè)處理器。既解決了處理器間互聯(lián)的問(wèn)題，節(jié)省了芯片資源，也降低了訪問(wèn)延遲。

技術(shù)研發(fā)人員：葛松芬
受保護(hù)的技術(shù)使用者：葛松芬
技術(shù)研發(fā)日：2017.08.09
技術(shù)公布日：2017.10.27