本發(fā)明涉及微電子領(lǐng)域中的集成電路設(shè)計(jì)
技術(shù)領(lǐng)域：
：，特別是一種FPGA芯片布線方法。
背景技術(shù)：
：：FPGA是一種具有豐富硬件資源、強(qiáng)大并行處理能力和靈活可重配置能力的邏輯器件。這些特征使得FPGA在數(shù)據(jù)處理、通信、網(wǎng)絡(luò)等很多領(lǐng)域得到了越來越多的廣泛應(yīng)用。目前，在現(xiàn)場可編程邏輯門陣列(FieldProgrammableGateArray,FPGA)應(yīng)用中，要求集成電路具有可編程或可配置的互連網(wǎng)絡(luò)，邏輯門通過可配置的互連網(wǎng)絡(luò)而彼此連接。作為獨(dú)立芯片或系統(tǒng)中核心部分起作用的FPGA已經(jīng)廣泛被應(yīng)用于大量微電子設(shè)備中。廣義的FPGA的邏輯門的定義，不單指簡單的與非門，也指具有可配置功能的組合邏輯與時(shí)序邏輯的邏輯單元(LE,LogicElement)或由多個(gè)邏輯單元互連而組成的邏輯塊。隨著FPGA芯片規(guī)模的擴(kuò)大，對布線速度的要求也越來越高，目前工業(yè)界還沒有給出能夠很好提高布線速度的方法。技術(shù)實(shí)現(xiàn)要素：本發(fā)明的目的是針對現(xiàn)有技術(shù)的缺陷，提供了一種FPGA芯片布線方法，該方法通過分析FPGA芯片架構(gòu)的布線模塊特性，進(jìn)行合理的剪枝，以提高布線速度，減少時(shí)間的延遲。本發(fā)明提供一種FPGA芯片布線方法，該方法包括：進(jìn)行FPGA芯片布局并且得到芯片各單元布局后的坐標(biāo)；根據(jù)FPGA芯片的布線模式，獲取和該模式對應(yīng)的預(yù)存布線編碼信息；根據(jù)各單元布局后的坐標(biāo)確定該單元對應(yīng)的編碼，然后根據(jù)所述布線編碼信息進(jìn)行各單元的布線剪枝。優(yōu)選地，該布線模式為時(shí)鐘樹的布線模式；預(yù)存布線編碼信息包括時(shí)鐘源、寄存器模塊的時(shí)鐘端口以及多路復(fù)用器構(gòu)成的時(shí)鐘樹的各層級和各模塊的編碼序列。優(yōu)選地，該布線模式為布線資源模塊和邏輯單元模塊之間的布線；預(yù)存布線編碼信息包括布線資源、邏輯單元模塊的編碼序列。優(yōu)選地，該布線模式為布線資源模塊和嵌入式存儲器模塊之間的布線；預(yù)存布線編碼信息包括布線資源模塊、嵌入式存儲器模塊的編碼序列。本發(fā)明通過獲取FPGA芯片中布線模式的布線編碼信息，然后根據(jù)預(yù)先存儲的布線編碼信息，在實(shí)際布線過程中進(jìn)行合理的剪枝，進(jìn)而提高布線速度，減少時(shí)間的延遲。附圖說明為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明實(shí)施例提供的一種FPGA芯片布線方法流程示意圖；圖2為本發(fā)明實(shí)施例提供的FPGA芯片全局時(shí)鐘設(shè)計(jì)的時(shí)鐘樹剪枝示意圖；圖3為本發(fā)明實(shí)施例提供的CME-C1芯片的PLBR架構(gòu)示意圖；圖4為本發(fā)明實(shí)施例提供的ixbar模塊向LE、EMB模塊布線的陣列示意圖；圖5為本發(fā)明實(shí)施例提供的ixbar模塊向LE布線的剪枝示意圖；圖6為本發(fā)明實(shí)施例提供的ixbar模塊向EMB布線的剪枝示意圖。具體實(shí)施方式為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。本發(fā)明實(shí)施例提供了一種FPGA芯片布線方法，該方法通過分析FPGA芯片架構(gòu)的布線模塊特性，進(jìn)行合理的剪枝，以提高布線速度，減少時(shí)間的延遲。圖1為本發(fā)明實(shí)施例提供的一種FPGA芯片布線方法流程示意圖。如圖1所示，一種FPGA芯片布線方法包括步驟S101-S103:步驟S101：進(jìn)行FPGA芯片布局并且得到芯片各單元布局后的坐標(biāo)；具體地，該芯片各單元包括寄存器模塊、嵌入式存儲器模塊、邏輯單元模塊、查找表模塊以及加法器模塊；在此不一一列舉。步驟S102：根據(jù)FPGA芯片的布線模式，獲取和該模式對應(yīng)的預(yù)存布線編碼信息；具體地，該布線模式包括時(shí)鐘樹的布線模式、布線資源模塊和邏輯單元模塊之間的布線模式、布線資源模塊和嵌入式存儲器模塊的布線模式。步驟S13：根據(jù)各單元布局后的坐標(biāo)確定該單元對應(yīng)的編碼，然后根據(jù)所述布線編碼信息進(jìn)行各單元的布線剪枝。需要說明的是，布線算法的目標(biāo)是找到布線源點(diǎn)和目標(biāo)點(diǎn)之間的最短路徑。在實(shí)現(xiàn)這一目標(biāo)的過程中，布線算法將會搜索到很多源點(diǎn)和非目標(biāo)點(diǎn)之間的最短路徑，也就是說布線算法會搜索到很多無效路徑。而我們存儲到文件中的信息，是一些輔助信息，可以輔助布線算法識別出源點(diǎn)和非目標(biāo)點(diǎn)的最短無效路徑，然后對無效路徑進(jìn)行剪枝以加快布線速度。由于所有的有效的最短路徑信息和所有的無效最短路徑信息的數(shù)量都非常巨大，沒有辦法直接存儲。所以采用了間接方式，對路徑進(jìn)行標(biāo)記，存儲所有最短的布線編碼信息。本發(fā)明通過獲取FPGA芯片中布線模式的布線編碼信息，然后根據(jù)預(yù)先存儲的布線編碼信息，在實(shí)際布線過程中進(jìn)行合理的剪枝，進(jìn)而提高布線速度，減少時(shí)間的延遲。FPGA的布線算法的基礎(chǔ)是迪杰斯特拉算法(Dijkstra),Dijkstra算法也就是解決單源最短路徑問題的算法，即在圖中求出給定頂點(diǎn)到其它任一頂點(diǎn)的最短路徑。需要說明的是，最短路徑的最優(yōu)子結(jié)構(gòu)性質(zhì)，該性質(zhì)為：如果P(i,j)＝{Vi....Vk..Vs...Vj}是從頂點(diǎn)i到j(luò)的最短路徑，k和s是這條路徑上的一個(gè)中間頂點(diǎn)，那么P(k,s)必定是從k到s的最短路徑。該性質(zhì)的論證過程為：假設(shè)P(i,j)＝{Vi....Vk..Vs...Vj}是從頂點(diǎn)i到j(luò)的最短路徑，則有P(i,j)＝P(i,k)+P(k,s)+P(s,j)。而P(k,s)不是從k到s的最短距離，那么必定存在另一條從k到s的最短路徑P'(k,s)，那么P'(i,j)＝P(i,k)+P'(k,s)+P(s,j)<P(i,j)。則與P(i,j)是從i到j(luò)的最短路徑相矛盾。因此該性質(zhì)成立。由上述性質(zhì)可知，如果存在一條從i到j(luò)的最短路徑(Vi.....Vk,Vj)，Vk是Vj前面的一頂點(diǎn)。那么(Vi...Vk)也必定是從i到k的最短路徑。為了求出最短路徑，Dijkstra就提出了以 最短路徑長度遞增，逐次生成最短路徑的算法。譬如對于源頂點(diǎn)V0，首先選擇其直接相鄰的頂點(diǎn)中長度最短的頂點(diǎn)Vi，那么當(dāng)前已知可得從V0到達(dá)Vj頂點(diǎn)的最短距離dist[j]＝min{dist[j],dist[i]+matrix[i][j]}。根據(jù)這種思路，假設(shè)存在圖表G＝<V,E>，V為所有點(diǎn)的集合，源頂點(diǎn)為V0，已經(jīng)搜索過的節(jié)點(diǎn)為U＝{V0}；E是所有邊的集合，兩點(diǎn)之間的連線稱為邊；dist[i]記錄V0到i的最短距離，path[i]記錄從V0到i路徑上的i前面的一個(gè)頂點(diǎn)。首先，從V-U中選擇使dist[i]值最小的頂點(diǎn)i，將i加入到已經(jīng)搜索過的集合U中；然后更新與i直接相鄰頂點(diǎn)的dist值。(dist[j]＝min{dist[j],dist[i]+matrix[i][j]})；最后直到U＝V，停止，也就是當(dāng)圖表中所有的點(diǎn)都被搜索過，所有點(diǎn)到源頂點(diǎn)V0的最短距離都已經(jīng)被存儲。本發(fā)明實(shí)施例的布線方法適用于CME-M系列或CME-HR系列、CME-C1系列的FPGA芯片。為了提高Dijkstra算法的運(yùn)行速度，根據(jù)搜索的方向優(yōu)先度的排序是通行的成熟做法。本發(fā)明實(shí)施例是在此基礎(chǔ)上，先對芯片架構(gòu)的布線模塊進(jìn)行分析，存儲所有的最短布線路徑，然后在實(shí)際的布線過程中，進(jìn)行合理的剪枝，可以進(jìn)一步提高布線的速度。時(shí)鐘偏移(Lowskew)是由于布線長度及負(fù)載不同引起的，導(dǎo)致同一個(gè)時(shí)鐘信號到達(dá)相鄰兩個(gè)時(shí)序單元的時(shí)間不一致。布線長度無法達(dá)到一致，導(dǎo)致時(shí)間偏移無法避免。為了保證Lowskew的特性，F(xiàn)PGA的全局時(shí)鐘資源會被設(shè)計(jì)成樹形結(jié)構(gòu)。時(shí)鐘網(wǎng)線的扇出，也就是時(shí)鐘網(wǎng)線節(jié)點(diǎn)的下一層的多個(gè)路徑，時(shí)鐘網(wǎng)線的扇出非常高，但是經(jīng)過恰當(dāng)?shù)募糁?，可以進(jìn)一步提高時(shí)鐘網(wǎng)線的布線速度，減少時(shí)間的延遲。具體地，布線模式為時(shí)鐘樹的布線模式時(shí)；預(yù)存布線編碼信息包括時(shí)鐘源、寄存器模塊的時(shí)鐘端口以及多路復(fù)用器構(gòu)成的時(shí)鐘樹的各層級和各模塊的編碼序列。圖2為本發(fā)明實(shí)施例提供的FPGA芯片全局時(shí)鐘設(shè)計(jì)的時(shí)鐘樹剪枝示意圖。如圖2所示，CME-M、CME-HR或CME-C1系列的FPGA芯片，全局時(shí)鐘設(shè)計(jì)為4層的樹形結(jié)構(gòu)：從上至下依次為，全局時(shí)鐘網(wǎng)絡(luò)(Globalclocknetwork-BCLK)、全局時(shí)鐘緩沖(Globalclockbuffer-GBUF)、接收時(shí)鐘緩沖(Receiveclockbuffer-RBUF)、局部時(shí)鐘緩沖(Localclockbuffer-LBUF)。具體地，在時(shí)鐘網(wǎng)線布線時(shí)，時(shí)鐘源點(diǎn)是在頂層GCLK，而目標(biāo)點(diǎn)在最低層LBUF層,也就是是寄存器模塊的時(shí)鐘端口。如圖2所示，假設(shè)上圖中頂層的A點(diǎn)為源點(diǎn)，底層的B點(diǎn)為目標(biāo)點(diǎn)，那么可行的路徑最優(yōu)一條，其它的路徑都是無效路徑，這是由全局時(shí)鐘的樹形結(jié)構(gòu)這一特點(diǎn)決定的。需要說明的是，在FPGA芯片布線中時(shí)鐘樹的結(jié)構(gòu)是固定模式的，時(shí)鐘源點(diǎn)是鎖相環(huán)PLL(Phase-LockedLoop),布線的目標(biāo)點(diǎn)是LBUF寄存器模塊的時(shí)鐘端口。FPGA芯片在完成布局之后，源點(diǎn)到時(shí)鐘端口的路徑和中途布線的節(jié)點(diǎn)都是已知的，中途的布線節(jié)點(diǎn)為多路復(fù)用器MUX(Multiplemultiplexer)。每一個(gè)節(jié)點(diǎn)的扇出就是到下一層次的多條路徑。在本發(fā)明實(shí)施例的布線算法在搜索中，可以把無效路徑全部剪掉，也就是剪枝。首先，從源點(diǎn)出發(fā)，向左的分支標(biāo)記為0，向右的分支標(biāo)記為1，依次類推，目標(biāo)點(diǎn)B的編碼為001。需要說明的是，此為芯片的架構(gòu)分析過程，在實(shí)際的布線開始之前就已經(jīng)完成；并對時(shí)鐘樹編碼序列進(jìn)行了存儲，在實(shí)際的布線開始時(shí)，直接調(diào)用存儲的信息。存儲的是編碼信息，包括時(shí)鐘樹的層級信息、多路復(fù)用器mux的節(jié)點(diǎn)信息以及寄存器Reg的編碼信息。然后開始實(shí)際的布線過程，從源點(diǎn)出發(fā)，開始搜索時(shí)，對遇到的分支，將其編碼與目標(biāo)點(diǎn)相應(yīng)位置的編碼進(jìn)行比對。從上往下一層一層的判斷，比如第一層的分支與目標(biāo)點(diǎn)編碼的第一位比較，第一層的目標(biāo)編碼是0,因此第一層的編碼1為無效路徑；第二層的分支與目標(biāo)點(diǎn)編碼的第二位比較，第二層的目標(biāo)編碼是0，因此第二層的編碼1為無線路徑；第三層的分支與目標(biāo)點(diǎn)編碼的第三位比較，第三層的目標(biāo)編碼是1，因此第三層的編碼0為無效路徑。用這種方式就可以將所有的無效路徑剪掉，不需要往下搜索，也就是在第一層不再搜索編碼為1的下層分支；在第二層不再搜索編碼為1的下層分支；在實(shí)際的布線過程中提高布線的速度，減少延時(shí)。需要說明的是，本發(fā)明實(shí)施例是以二叉樹的結(jié)構(gòu)進(jìn)行說明，但是在實(shí)際的布線中，并不限于二叉樹，可能是多叉樹，本發(fā)明實(shí)施例并不限定。下面以CME-C1系列的FPGA芯片為例，對ixbar模塊向邏輯單元(LogicElement-LE)以及ixbar模塊向嵌入式存儲模塊(Embeddedstorage-EMB)布線過程進(jìn)行剪枝進(jìn)行說明。圖3為本發(fā)明實(shí)施例提供的CME-C1芯片的PLBR架構(gòu)示意圖，也就是帶本地存儲器的可編程邏輯模塊PLBR(ProgrammableLogicBlockLocalmemorylram)示意圖。圖中所示為芯片的一個(gè)邏輯單元，包括8個(gè)6輸入的查找表(Lookuptable-LUT)、8個(gè)加法器(Adder-ADD)、16個(gè)寄存器(Register-Reg)；還包括內(nèi)部的連線資源。ixbar資源為LE之間的布線資源。在FPGA芯片布線中，邏輯單元LE、查找表LUT、加法器ADD、寄存器Reg、嵌入式存儲器EMB等模塊，在此不一一列舉；都是布線算法最終搜索的終點(diǎn)。圖4為本發(fā)明實(shí)施例提供的ixbar模塊向LE、EMB模塊布線的陣列示意圖。如圖所示，ixbar布線資源模塊向LE模塊布線是N行P列的結(jié)構(gòu)；ixbar布線資源模塊向EMB模塊布線是P列的結(jié)構(gòu)。需要說明的是，圖中只給出了4*4的陣列，但是本發(fā)明實(shí)施例并不以次為限。具體地，布線模式為布線資源模塊和邏輯單元模塊之間的布線時(shí)；預(yù)存布線編碼信息包括布線資源、邏輯單元模塊的編碼序列，以N行P列X輸出方式進(jìn)行編碼，設(shè)置一個(gè)編碼的原點(diǎn)，編碼依次為00X、01X……10X、20X……,其中X為ixbar的32個(gè)輸出方式編碼。在實(shí)際的布線之前對這些布線模式的編碼信息進(jìn)行存儲。圖5為本發(fā)明實(shí)施例提供的ixbar模塊向LE布線的剪枝示意圖。如圖所示，ixbar模塊有32個(gè)輸出，其中有15個(gè)輸出，也就是f(12)、by(2)、rc(1)只能連接右邊LE的相關(guān)邏輯單元的端口，不能連接到其它的LE或ixbar；這15個(gè)輸出X編碼為0。其它17個(gè)輸出連接到其它ixbar模塊，也就是otherixbars，這17個(gè)輸出X編碼為1。需要說明的是，在FPGA芯片中，ixbar模塊到LE的布線是固定模式的，ixbar的32個(gè)輸出，有15個(gè)輸出會輸入到LE中，有17個(gè)輸出會輸入到otherixbars。開始實(shí)際的布線過程中，當(dāng)搜索到ixbar之后，對N行P列X輸出方式進(jìn)行逐一比較，搜索到N行P列后，將所述的15個(gè)輸出的潛在目標(biāo)點(diǎn)X編碼為0與實(shí)際目標(biāo)點(diǎn)編碼進(jìn)行比較。若編碼相同，則15個(gè)輸出為有效路徑；其它17個(gè)輸出X編碼為1為無效路徑，將其它17個(gè)路徑剪掉，不再往下搜索，進(jìn)而提高布線的速度，節(jié)省布線的時(shí)間。如果編碼不相同，則前述15個(gè)輸出為無效路徑，將其剪掉。具體地，布線模式為布線資源模塊和嵌入式存儲器模塊的布線時(shí)；預(yù)存布線編碼信息 包括布線資源模塊、嵌入式存儲器模塊的編碼序列。圖6為本發(fā)明實(shí)施例提供的ixbar模塊向EMB布線的剪枝示意圖。如圖所示，ixbar模塊有32個(gè)輸出，其中有15個(gè)輸出，也就是f(12)、by(2)、rc(1)只能連接右邊EMB資源，這些輸出在連接EMB資源之間需要先連接EMB內(nèi)部的多路復(fù)用器mux,再連接到EMB邏輯的端口。這15個(gè)輸出不能連接到其它的EMB、LE或ixbar。其它17個(gè)輸出連接到其它ixbar模塊，也就是otherixbars，X編碼為1。在布線之前的步驟與ixbar模塊向LE布線的過程相同，在此不再贅述。不同的是，在對芯片上的資源進(jìn)行坐標(biāo)編碼時(shí)，將上圖中的EMBMUX和EMB編為同一編碼，并將該編碼為前述15個(gè)輸出的潛在目標(biāo)點(diǎn)，X編碼0。在實(shí)際的布線過程中，只需要將實(shí)際的目標(biāo)點(diǎn)編碼與潛在的目標(biāo)點(diǎn)編碼進(jìn)行比較。對X位搜索時(shí)，如果相同，那么將其它17個(gè)輸出為無效路徑，將其剪掉，不再往下搜索，從而加快布線速度；如果不相同，那么前述15個(gè)輸出為無效路徑，將其剪掉。在FPGA芯片中，ixbar模塊向EMB模塊布線，必須先經(jīng)過EMBMUX，這是固定模式的常規(guī)布線。需要說明的是本發(fā)明實(shí)施中，布線算法對剪枝進(jìn)行判斷的時(shí)間復(fù)雜度為O(1)，判斷的效率非常高。計(jì)算機(jī)科學(xué)中，算法的時(shí)間復(fù)雜度是一個(gè)函數(shù)，它定量描述了該算法的運(yùn)行時(shí)間，這是一個(gè)關(guān)于代表算法輸入值的字符串的長度的函數(shù)。時(shí)間復(fù)雜度常用大O符號表述，不包括這個(gè)函數(shù)的低階項(xiàng)和首項(xiàng)系數(shù)。使用這種方式時(shí)，時(shí)間復(fù)雜度可被稱為是漸近的，它考察當(dāng)輸入值大小趨近無窮時(shí)的情況。時(shí)間復(fù)雜度的具體算法為一般情況下，算法的基本操作重復(fù)執(zhí)行的次數(shù)是模塊n的某一個(gè)函數(shù)f(n)，因此，算法的時(shí)間復(fù)雜度記做：T(n)＝O(f(n))。也就是隨著模塊n的增大，算法執(zhí)行的時(shí)間的增長率和f(n)的增長率成正比，所以f(n)越小，算法的時(shí)間復(fù)雜度越低，算法的效率越高。在計(jì)算時(shí)間復(fù)雜度的時(shí)候，先找出算法的基本操作，然后根據(jù)相應(yīng)的各語句確定它的執(zhí)行次數(shù)，再找出T(n)的同數(shù)量級。T(n)的同數(shù)量級包括1、log2n、n、nlog2n、n的平方、n的三次方、2的n次方、n！，找出同數(shù)量級后，f(n)＝該數(shù)量級，若T(n)/f(n)求 極限可得到一常數(shù)c，則時(shí)間復(fù)雜度T(n)＝O(f(n))。具體地，在做剪枝判斷時(shí)，無論要剪掉的線上后續(xù)有多少個(gè)節(jié)點(diǎn)，都應(yīng)該在常數(shù)時(shí)間內(nèi)完成判斷。在ixbar模塊向LE布線的例子中，要剪掉的線后面有一個(gè)節(jié)點(diǎn)(LE中相關(guān)邏輯的端口)，而在ixbar模塊向EMB布線的例子中，要剪掉的線后面有兩個(gè)節(jié)點(diǎn)(一個(gè)EMB內(nèi)部的mux,另一個(gè)是EMB邏輯的端口),后者要處理的節(jié)點(diǎn)數(shù)是前者的兩倍，但是剪枝所需要的時(shí)間是相同的，這樣就保證了時(shí)間復(fù)雜度為O(1)。在本發(fā)明實(shí)施例的時(shí)鐘樹剪枝的例子中，從最上層開始右側(cè)分支的路徑，后面有3個(gè)節(jié)點(diǎn)，同樣可以保證在常數(shù)時(shí)間內(nèi)完成判斷。本發(fā)明通過獲取FPGA芯片中布線模式的布線編碼信息，然后根據(jù)預(yù)先存儲的布線編碼信息，在實(shí)際布線過程中進(jìn)行合理的剪枝，進(jìn)而提高布線速度，減少時(shí)間的延遲。專業(yè)人員應(yīng)該還可以進(jìn)一步意識到，結(jié)合本文中所公開的實(shí)施例描述的各示例的單元及算法步驟，能夠以電子硬件、計(jì)算機(jī)軟件或者二者的結(jié)合來實(shí)現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計(jì)約束條件。專業(yè)技術(shù)人員可以對每個(gè)特定的應(yīng)用來使用不同方法來實(shí)現(xiàn)所描述的功能，但是這種實(shí)現(xiàn)不應(yīng)認(rèn)為超出本發(fā)明的范圍。結(jié)合本文中所公開的實(shí)施例描述的方法或算法的步驟可以用硬件、處理器執(zhí)行的軟件模塊，或者二者的結(jié)合來實(shí)施。軟件模塊可以置于隨機(jī)存儲器(RAM)、內(nèi)存、只讀存儲器(ROM)、電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動磁盤、CD-ROM、或
技術(shù)領(lǐng)域：
：內(nèi)所公知的任意其它形式的存儲介質(zhì)中。以上所述的具體實(shí)施方式，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。當(dāng)前第1頁1 2 3 當(dāng)前第1頁1 2 3