專利名稱：分級緩沖的dma傳送裝置及傳送方法
技術(shù)領(lǐng)域：
本發(fā)明涉及芯片設計領(lǐng)域，尤其涉及向DDR(雙倍速率同步動態(tài)數(shù)據(jù)存儲器)傳送大量數(shù)據(jù)的DMA (Direct Memery Access,直接存儲訪問)讀寫控制方法、裝置及系統(tǒng)。
背景技術(shù)：
在芯片設計中，通常涉及一個大數(shù)據(jù)量的實時外設與芯片系統(tǒng)主存DDR發(fā)生大量數(shù)據(jù)交互的過程。由于外設被動性和對數(shù)據(jù)需求的恒定性,與DDR主存反饋信息的不能精確可控性，在芯片設計中時常用到一個大FIF0(First Input First Out put,先入先出)芯片將外設數(shù)據(jù)和DDR響應之間隔離開來，并用以平滑DDR響應的突發(fā)性，保證外設數(shù)據(jù)傳輸?shù)木庑浴，F(xiàn)有的方法往往采用全異步設計，異步數(shù)據(jù)讀寫控制方法通常采用異步先入先出方式實現(xiàn)，即在將雙口隨機存取存儲器(Random Access Memory,RAM)的地址進行格雷碼轉(zhuǎn)換后，通過判決地址的距離來判斷FIFO的空滿狀態(tài)，并將其作為跨時鐘域的握手信號。上述方法能很好的處理跨時鐘域隔離，適用于大批量固定方向數(shù)據(jù)傳輸?shù)那闆r，特別是全異步處理的最主要選擇。但是隨著芯片DDR控制端競爭復雜度增加時，DDR所反饋的數(shù)據(jù)很不均勻，因此用于隔離外設和DDR的FIFO需要很大，才能很好地平滑DDR端的突發(fā)性和外設需求的恒定性。RAM —般有雙口和單口兩種雙口的RAM能同時進行讀操作和寫操作，共享一片內(nèi)存區(qū)域，在一個端口寫入的內(nèi)容，可以在另一個端口相同的地址讀取出來；而單口的RAM只有一套讀寫地址，某一個時刻只能由一個設備完成對RAM的操作，但面積只有雙口的RAM的一半。當外設時鐘和DDR控制時鐘存在同步關(guān)系時，如果采用分時復用(TimeDvisionMultiplex Accesss)的方法，將這種大塊的雙口 RAM替換成單口 RAM，成為芯片設計縮減面積重要手段之一，而發(fā)明的出發(fā)點就是提供在DMA數(shù)據(jù)傳輸中，用單口 RAM替換雙口 RAM所遇到問題的解決辦法。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明實施例的目的在于提供一種將DMA two ports FIFO(雙口 FIFO)替換成single port memory (Spram,單口 RAM)的設計方法和相應的控制邏輯的設計方法，旨在保證平衡DDR和外設之間數(shù)據(jù)傳輸穩(wěn)定的同時，盡可能縮小芯片面積。為解決以上技術(shù)問題，本發(fā)明實施例提供的技術(shù)方案是一種分級緩沖的DMA傳送裝置，包括若干外設端、一主控端、一 DMA單口主緩沖及一主緩沖控制器和一前置緩沖及一前置緩沖控制器，其中所述外設端，用于勻速地定向發(fā)送/接收請求數(shù)據(jù)；所述主控端，用于迸發(fā)式響應外設端的發(fā)送/接收請求，響應后在有限時間內(nèi)完成；
所述單口主緩沖，在所述主緩沖控制器的調(diào)度下，用于平滑外設端勻速數(shù)據(jù)請求與主控端迸發(fā)式處理之間的矛盾沖突，在正常運行狀態(tài)時，所述外設端可直接訪問所述單口主緩沖；當所述單口主緩沖中數(shù)據(jù)量達到預設閥值時，由所述主緩沖控制器啟動對所述主控端的DMA訪問請求；所述前置緩沖，在所述前置緩沖控制器的調(diào)度下，用于在所述主控端響應所述外設端的DMA請求時，啟動所述前置緩沖接納所述外設端發(fā)來的數(shù)據(jù)請求。較優(yōu)地，所述前置緩沖可在所述主控端完成對所述外設端的DMA請求響應與所述外設端訪問所述單口主緩沖的間隙處，將所述前置緩沖的內(nèi)容逐步搬移到所述單口主緩沖區(qū)內(nèi)，合并成一個完整的數(shù)據(jù)體。較優(yōu)地，所述單口主緩沖可在外設端請求為讀請求時，在所述外設端發(fā)起DMA請求之前，將所述單口主緩沖中的部分數(shù)據(jù)預先搬移到所述前置緩沖內(nèi)。 較優(yōu)地，所述前置緩沖為單口 RAM。較優(yōu)地，所述前置緩沖為雙口 RAM。本發(fā)明實施例還提供一種分級緩沖的DMA傳送方法，包括外設端勻速地定向發(fā)送/接收請求數(shù)據(jù)；主控端迸發(fā)式響應外設端的發(fā)送/接收請求，響應后在有限時間內(nèi)完成；單口主緩沖在主緩沖控制器的調(diào)度下，平滑外設端勻速數(shù)據(jù)請求與主控端迸發(fā)式處理之間的矛盾沖突，其中在正常運行狀態(tài)時，外設端直接訪問單口主緩沖；在單口主緩沖中數(shù)據(jù)量達到預設閥值時，主緩沖控制器啟動對主控端的DMA訪問請求；前置緩沖在前置緩沖控制器的調(diào)度下，在主控端響應所述外設端的DMA請求時，啟動前置緩沖接納外設端發(fā)來的數(shù)據(jù)請求。較優(yōu)地，前置緩沖在主控端完成對外設端的DMA請求響應與外設端訪問單口主緩沖的間隙處，將前置緩沖的內(nèi)容逐步搬移到單口主緩沖區(qū)內(nèi)，合并成一個完整的數(shù)據(jù)體。較優(yōu)地,單口主緩沖在外設端請求為讀請求時，在外設端發(fā)起DMA請求之前,將單口主緩沖中的部分數(shù)據(jù)預先搬移到前置緩沖內(nèi)。較優(yōu)地，根據(jù)外設端勻速數(shù)據(jù)請求與主控端迸發(fā)式處理之間的矛盾沖突峰值確定單口主緩沖的訪問深度。較優(yōu)地，根據(jù)主控端迸發(fā)式響應時間、外設端請求數(shù)據(jù)量總和與外設端數(shù)據(jù)訪問頻率之比的峰值確定前置緩沖的訪問深度。與現(xiàn)有技術(shù)相比，本發(fā)明實施例提供了一種大量數(shù)據(jù)往內(nèi)存控制器傳送時，DMA控制電路的一種設計方法，通過將上傳DMA緩沖buffer拆分成大的主緩沖和很小的前置緩沖，主緩沖用單口 memory，得以大幅度縮減芯片面積，并保證平衡DDR和外設之間數(shù)據(jù)傳輸?shù)姆€(wěn)定。


圖I是現(xiàn)有DMA傳送裝置的控制信號示意圖；圖2是本發(fā)明分級緩沖的DMA傳送裝置一實施例的原理框圖；圖3是圖2中的控制信號示意圖；圖4是本發(fā)明分級緩沖的DMA傳送方法一實施例的時序圖。
具體實施例方式本發(fā)明的核心是將上傳DMA buffer (緩沖)拆分成主緩沖和很小的前置緩沖，主緩沖用單口 memory (存儲器)，從而得以在保證平衡DDR和外設之間數(shù)據(jù)傳輸穩(wěn)定的同時大幅度縮減芯片面積。為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。參見圖I，為現(xiàn)有DMA傳送裝置的控制信號示意圖，其主控端的DDR由于是多線程處理，總是處于忙狀態(tài)，對于CPU訪問DDR或其它設備訪問DDR的請求，并不能及時相應，但一旦響應則在有限時間內(nèi)完成請求處理。為了平滑DDR響應的突發(fā)性，保證外設數(shù)據(jù)傳輸?shù)木庑?，設置有大的雙口 DMA buffer，因而芯片面積較大。該方案中，雙口 DMA buffe涉及到Read_clk(讀時鐘)、Read_en(讀使能)、Read_addr (讀地址)、Read_data(讀數(shù)據(jù))，以及ffrite_clk(寫時鐘)、ffrite_en(寫使能)、·Write_addr(寫地址)、Write_data(寫數(shù)據(jù))等控制信號，它們由緩沖控制器(圖未示出)統(tǒng)一調(diào)度，且讀信號的頻率大于寫信號的頻率(Freq_rclk > Freq_wclk)。與之不同，本發(fā)明將上傳DMA buffer拆分成很大的主緩沖和很小的前置緩沖，其中主緩沖用單口 memory,從而可有效縮小芯片面積。參見圖2，表示出本發(fā)明分級緩沖的DMA傳送裝置的一實施例。該用于大數(shù)據(jù)量傳送的DMA發(fā)送和控制裝置實施例是這樣實現(xiàn)的，其主要包括以下幾個部分勻速的數(shù)據(jù)發(fā)起/接收外設端200、迸發(fā)式數(shù)據(jù)接收/發(fā)送主控端400、DMA單口主緩沖200及主緩沖控制器100、前置緩沖500及前置緩沖控制器600等部分，其中勻速的數(shù)據(jù)發(fā)起/接收外設端200，源源不斷的定向?qū)χ骺囟?00發(fā)送/請求數(shù)據(jù)。由于外設端200是相比主控端400速度較緩慢的勻速發(fā)起數(shù)據(jù)請求，而主控端400由于是多線程處理而總是處于忙狀態(tài)，因此對某個外設的請求并不能及時響應，但一旦響應則在有限時間內(nèi)完成對外設端200的請求處理。為此,單口主緩沖300(single port RAM, spram)則用來平滑外設的勻速數(shù)據(jù)請求和主控的迸發(fā)處理的矛盾。這個單口主緩沖300的spram的訪問深度，根據(jù)實際中外設和主控之間矛盾沖突的峰值進行選擇。單口主緩沖300在主緩沖控制器100調(diào)度下工作，其控制邏輯是在正常運行時，或者單口主緩沖300的讀寫控制信號沒有被迸發(fā)的主控所占用時，外設端200擁有對單口主緩沖300的直接訪問權(quán)；當單口主緩沖300中的數(shù)據(jù)量達到一定設定的閾值時，DMA主緩沖控制器100啟動對主控端400的DMA訪問請求。當主控端400響應外設端的DMA請求時,將完全占據(jù)單口主緩沖300的spram的訪問權(quán)限。而此時為了防止外部設備發(fā)送/請求的數(shù)據(jù)丟失，啟動前置緩沖500用于接納外設端200發(fā)來的數(shù)據(jù)請求。當主控端400完成對外設端200的DMA請求響應時,外設端200恢復對主緩沖300的spram的訪問控制權(quán)，但由于外設端200還有部分數(shù)據(jù)請求寄存在前置緩沖500內(nèi)，因此在外設端200訪問spram的間隙處，前置緩沖500的內(nèi)容將逐步搬移到單口主緩沖200，合并成一個完整的數(shù)據(jù)體。 當外設端200數(shù)據(jù)請求為讀請求時，在外設端200發(fā)起DMA請求之前，將單口主緩沖300部分的數(shù)據(jù)，預先搬移到前置緩沖500內(nèi)，可以保證主控端400對單口主緩沖300訪問時，由前置緩沖500提供給外設數(shù)據(jù)。前置緩沖區(qū)500的深度由主控迸發(fā)式響應時間、外設請求的數(shù)據(jù)量的總和與外設數(shù)據(jù)訪問頻率比的峰值決定。而前置緩沖500由于深度很小，無論采用單口 RAM還是雙口RAM都可以。而使用雙口 RAM可以簡化前置緩沖500的控制邏輯，但對面積影響不是很大。參見圖3，為圖2所示方案中單口 DMA buffe涉及到控制信號，包括Write_bus (寫總線)、CLK(時鐘)、Wen(寫使能)、Wdata(寫數(shù)據(jù))、Waddr (寫地址)等，它們由主緩沖控制器100統(tǒng)一調(diào)度。同樣地，讀信號的頻率大于寫信號的頻率(Freq_rclk > Freq_wclk)。圖3中涉及兩條路徑第一條表示“DDR不訪問big DMA buffer”，即外設可以直 接寫通到big buffer中；第二條路徑的左上角設有一個“非門”，表示“DDR正訪問big DMAbuffed即外設必須寫到前置緩沖上去，此為本發(fā)明的關(guān)鍵所在。在前述基礎上，下面對本發(fā)明分級緩沖的DMA傳送方法進行描述。參見圖4，表示本發(fā)明分級緩沖的DMA傳送方法的時序，其具體過程為外設端勻速地定向發(fā)送/接收請求數(shù)據(jù)(過程I);當主控端為非忙狀態(tài)時，主控端迸發(fā)式響應外設端的發(fā)送/接收請求，響應后在有限時間內(nèi)完成(過程6)；當主控端為忙狀態(tài)時，單口主緩沖在主緩沖控制器的調(diào)度下，平滑外設端勻速數(shù)據(jù)請求與主控端迸發(fā)式處理之間的矛盾沖突，其中在正常運行狀態(tài)時，外設端直接訪問單口主緩沖(過程3)；在單口主緩沖中數(shù)據(jù)量達到預設閥值時，主緩沖控制器啟動對主控端的DMA訪問請求(過程5)；前置緩沖在前置緩沖控制器的調(diào)度下，在主控端響應所述外設端的DMA請求時，啟動前置緩沖接納外設端發(fā)來的數(shù)據(jù)請求(過程7)。同時，前置緩沖在主控端完成對外設端的DMA請求響應與外設端訪問單口主緩沖的間隙處，將前置緩沖的內(nèi)容逐步搬移到單口主緩沖區(qū)內(nèi)，合并成一個完整的數(shù)據(jù)體(過程8)。特別地,在單口主緩沖在外設端請求為讀請求時，在外設端發(fā)起DMA請求之前,將單口主緩沖中的部分數(shù)據(jù)預先搬移到前置緩沖內(nèi)。該傳送方法中，根據(jù)外設端勻速數(shù)據(jù)請求與主控端迸發(fā)式處理之間的矛盾沖突峰值確定單口主緩沖的訪問深度；同時，根據(jù)主控端迸發(fā)式響應時間、外設端請求數(shù)據(jù)量總和與外設端數(shù)據(jù)訪問頻率之比的峰值確定前置緩沖的訪問深度。以上實施例通過將上傳DMA緩沖buffer拆分成大的主緩沖和很小的前置緩沖，主緩沖用單口 memory，從而得以大幅度縮減芯片面積，并保證平衡DDR和外設之間數(shù)據(jù)傳輸?shù)姆€(wěn)定。以下為本發(fā)明的一具體應用實例，簡要描述如下。應用實例外設終端是camera (攝像機)攝像頭，在錄制DV時，基本上基于40M左右的時鐘，持續(xù)向DDR中送入采集數(shù)據(jù)，再由CPU進行視頻編碼，傳輸?shù)絊D卡(安全數(shù)碼卡)中進行存儲，同時LCD屏幕上進行圖像預覽。Camera的控制器與DDR控制器工作在同一個頻率120M，正好3個周期由camera控制器送出一個象素點。由于IXD屏幕是源源不斷的獲取數(shù)據(jù)顯示，因此IXD的DMA優(yōu)先級最高，DDR優(yōu)先響應LCD的DMA請求。為提高DMA效率，每次每個設備DMA申請都為256個字節(jié)。經(jīng)過系統(tǒng)的統(tǒng)計評估，camera的DMA控制器需要深度為2048的數(shù)據(jù)緩沖，才能無風險地平滑系統(tǒng)繁忙時的突發(fā)工作導致無法及時響應camera的DMA請求。否則容易發(fā)生camera數(shù)據(jù)緩沖的寫溢出狀態(tài)。由于是連續(xù)地址訪問，DDR控制器，每次服務256個字節(jié)的數(shù)據(jù)訪問，需要54個周期，加上控制信號的開銷，一共要60個服務周期。即當camera發(fā)起DMA請求時，什么開始得到真正響應時間不確定，但一旦得到服務響應，最多將在60個周期內(nèi)完成服務，完成之 后DDR就釋放對DMA單口主緩沖的讀寫控制。而在這60個周期之內(nèi)，大約有20個象素的數(shù)據(jù)需要緩沖，考慮DDR控制器時鐘和camera數(shù)據(jù)采集時鐘的頻率比可能發(fā)生變化，因此保守起見，前置緩沖區(qū)的大小為32個象素。初始時,camera每3個周期往big buffer里面寫一個象素(為簡化描述,這里認為一個象素就是一個字節(jié)，只有亮度一路分量，色度兩個分量在此文中描述忽略)。而此時前置緩沖處于空閑狀態(tài)。當big buffer的寫地址達到256時，CC(camera controller,攝像機控制器)啟動DMA請求上傳數(shù)據(jù)。由于DDRC(DDR controller，DDR控制器)一直處于忙狀態(tài)，當CC獲得DMA請求確認時，big buffer的寫地址已經(jīng)到達280。CC獲得DMA請求確認后，big buffer的讀寫控制權(quán)由完全交給DDRC，此時CC將CC對big buffer的寫地址進行鎖存，并同時啟動前置緩沖區(qū)。在DDRC對CC的DMA請求服務期間，CC繼續(xù)往地址281，282，283的地址上寫入數(shù)據(jù)，只不過前置緩沖區(qū)的此時0地址有個概念上的偏移地址280，即bigbuffer控制權(quán)移交時的狀態(tài)。CC 一共往前置緩沖寫道300地址時，DDRC完成了 CC的DMA服務請求——將bigbuffer中的256個字節(jié)全部讀走,并釋放了 big buffer的控制權(quán)。當CC繼續(xù)往big buffer中填入下一個數(shù)據(jù)時，填充的地址是301，以后依次增加。由于CC平均3個周期往big buffer填入I個象素點，因此big buffer實際上還有2/3的時間處于空閑。因此前置緩沖中的20個象素點的內(nèi)容，可以在CC往311地址上寫入新的數(shù)據(jù)之前，利用間隙將這個數(shù)據(jù)完全搬移到big buffer的280 299的地址空間，完成搬移后，前置緩沖區(qū)再次進入空閑狀態(tài)。下次CC發(fā)起新的DMA請求時，big buffer中的地址256 511空間內(nèi)容為連續(xù)內(nèi)容，類似的動作周而復始。以上僅是本發(fā)明的優(yōu)選實施方式，應當指出的是，上述優(yōu)選實施方式不應視為對本發(fā)明的限制，本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明的精神和范圍內(nèi)，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保 護范圍。
權(quán)利要求
1.一種分級緩沖的DMA傳送裝置,其特征在于,包括若干外設端、一主控端、一 DMA單口主緩沖及一主緩沖控制器和一前置緩沖及一前置緩沖控制器，其中 所述外設端，用于勻速地定向發(fā)送/接收請求數(shù)據(jù)； 所述主控端，用于迸發(fā)式響應外設端的發(fā)送/接收請求，響應后在有限時間內(nèi)完成； 所述單口主緩沖，在所述主緩沖控制器的調(diào)度下，用于平滑外設端勻速數(shù)據(jù)請求與主控端迸發(fā)式處理之間的矛盾沖突，在正常運行狀態(tài)時，所述外設端可直接訪問所述單口主緩沖；當所述單口主緩沖中數(shù)據(jù)量達到預設閥值時，由所述主緩沖控制器啟動對所述主控端的DMA訪問請求； 所述前置緩沖，在所述前置緩沖控制器的調(diào)度下，用于在所述主控端響應所述外設端的DMA請求時，啟動所述前置緩沖接納所述外設端發(fā)來的數(shù)據(jù)請求。
2.如權(quán)利要求I所述的分級緩沖的DMA傳送裝置，其特征在于，所述前置緩沖可在所述主控端完成對所述外設端的DMA請求響應與所述外設端訪問所述單口主緩沖的間隙處，將所述前置緩沖的內(nèi)容逐步搬移到所述單口主緩沖區(qū)內(nèi)，合并成一個完整的數(shù)據(jù)體。
3.如權(quán)利要求I所述的分級緩沖的DMA傳送裝置，其特征在于，所述單口主緩沖可在外設端請求為讀請求時，在所述外設端發(fā)起DMA請求之前，將所述單口主緩沖中的部分數(shù)據(jù)預先搬移到所述前置緩沖內(nèi)。
4.如權(quán)利要求1、2或3所述的分級緩沖的DMA傳送裝置，其特征在于，所述前置緩沖為單口 RAM。
5.如權(quán)利要求1、2或3所述的分級緩沖的DMA傳送裝置，其特征在于，所述前置緩沖為雙口 RAM。
6.—種分級緩沖的DMA傳送方法,其特征在于,包括 外設端勻速地定向發(fā)送/接收請求數(shù)據(jù)； 主控端迸發(fā)式響應外設端的發(fā)送/接收請求，響應后在有限時間內(nèi)完成； 單口主緩沖在主緩沖控制器的調(diào)度下，平滑外設端勻速數(shù)據(jù)請求與主控端迸發(fā)式處理之間的矛盾沖突，其中在正常運行狀態(tài)時，外設端直接訪問單口主緩沖；在單口主緩沖中數(shù)據(jù)量達到預設閥值時，主緩沖控制器啟動對主控端的DMA訪問請求； 前置緩沖在前置緩沖控制器的調(diào)度下，在主控端響應所述外設端的DMA請求時，啟動前置緩沖接納外設端發(fā)來的數(shù)據(jù)請求。
7.如權(quán)利要求6所述的分級緩沖的DMA傳送方法，其特征在于，前置緩沖在主控端完成對外設端的DMA請求響應與外設端訪問單口主緩沖的間隙處，將前置緩沖的內(nèi)容逐步搬移到單口主緩沖區(qū)內(nèi)，合并成一個完整的數(shù)據(jù)體。
8.如權(quán)利要求6所述的分級緩沖的DMA傳送方法，其特征在于，單口主緩沖在外設端請求為讀請求時，在外設端發(fā)起DMA請求之前，將單口主緩沖中的部分數(shù)據(jù)預先搬移到前置緩沖內(nèi)。
9.如權(quán)利要求6、7或8所述的分級緩沖的DMA傳送方法，其特征在于，根據(jù)外設端勻速數(shù)據(jù)請求與主控端迸發(fā)式處理之間的矛盾沖突峰值確定單口主緩沖的訪問深度。
10.如權(quán)利要求6、7或8所述的分級緩沖的DMA傳送方法，其特征在于，根據(jù)主控端迸發(fā)式響應時間、外設端請求數(shù)據(jù)量總和與外設端數(shù)據(jù)訪問頻率之比的峰值確定前置緩沖的訪問深度。
全文摘要
本發(fā)明適用于芯片設計領(lǐng)域，具體公開了一種分級緩沖的DMA傳送裝置及傳送方法，其提供了一種大量數(shù)據(jù)往內(nèi)存控制器傳送時直接存儲訪問主存控制電路的設計方法，通過將上傳DMA緩沖拆分成大的主緩沖和很小的前置緩沖，而主緩沖用單口memory，可得以在保證平衡DDR和外設之間數(shù)據(jù)傳輸穩(wěn)定的同時，大幅度縮減芯片面積。
文檔編號G06F13/28GK102750244SQ20111010276
公開日2012年10月24日 申請日期2011年4月22日 優(yōu)先權(quán)日2011年4月22日
發(fā)明者胡勝發(fā), 蔡寧寧 申請人:安凱(廣州)微電子技術(shù)有限公司