專利名稱：自動(dòng)化布局布線方法
技術(shù)領(lǐng)域：
本發(fā)明涉及模擬集成電路設(shè)計(jì)后端，尤其是關(guān)于器件測試結(jié)構(gòu)的自動(dòng)布局布線。
背景技術(shù)：
集成電路設(shè)計(jì)包括前端設(shè)計(jì)和后端設(shè)計(jì)兩個(gè)階段，前端設(shè)計(jì)負(fù)責(zé)邏輯實(shí)現(xiàn)，通常 是使用Verilog/VHDL之類語言，進(jìn)行行為級的描述。后端設(shè)計(jì)是指將前端設(shè)計(jì)產(chǎn)生的門級 網(wǎng)表通過EDA設(shè)計(jì)工具進(jìn)行布局布線和進(jìn)行物理驗(yàn)證并最終產(chǎn)生供制造用的⑶S文件的過 程，其主要工作職責(zé)有芯片物理結(jié)構(gòu)分析、邏輯分析、建立后端設(shè)計(jì)流程、版圖布局布線、 版圖編輯、版圖物理驗(yàn)證、聯(lián)絡(luò)晶圓廠并提交生產(chǎn)數(shù)據(jù)。所謂GDS文件，是一種圖形化的文 件，是集成電路版圖的一種格式。隨著混合信號設(shè)計(jì)復(fù)雜性的日趨增加，開發(fā)工藝設(shè)計(jì)工具包(PDK，Pr0CeSSDeSign Kit)并建立驗(yàn)證參考流程對于降低昂貴的設(shè)計(jì)反復(fù)所帶來的市場風(fēng)險(xiǎn)是非常重要的。一 般來說，晶圓廠會(huì)根據(jù)工藝技術(shù)的要求定制PDK的設(shè)計(jì)組件，每個(gè)工藝都會(huì)有一套對應(yīng)的 PDK。PDK是為模擬/混合信號IC電路設(shè)計(jì)而提供的完整工藝文件集合，是連接IC設(shè) 計(jì)和IC工藝制造的數(shù)據(jù)平臺(tái)。PDK的內(nèi)容包括器件模型(Device Model)；符號和視圖 (Symbols&View)；組件描述格式(CDF，Component DescriptionFormat)和 Callback 函數(shù)； 參數(shù)化單元(Pcel 1，Parameterized Cell)；技術(shù)文件(Technology File)；物理驗(yàn)證規(guī)則 (PV Rule)文件等。其中參數(shù)化單元(Pcell)中的參數(shù)指的就是CDF參數(shù)，它們的組合能夠?qū)崿F(xiàn)用戶 定制的所有功能，是PDK的核心部分。實(shí)際上，PDK的庫就是指所有參數(shù)化單元的合集?？傊?，如果擁有了經(jīng)過驗(yàn)證的參數(shù)化單元結(jié)構(gòu)、符號及規(guī)則等優(yōu)化集合的PDK，IC 設(shè)計(jì)人員的工作就能從繁瑣易錯(cuò)的任務(wù)中解脫出來而變得高質(zhì)量且富有效率。在傳統(tǒng)版圖單元庫中，只存在MOS晶體管基本單元，版圖繪制人員在繪制匹配MOS 晶體管時(shí)，先調(diào)用帶參數(shù)的MOS晶體管，然后再根據(jù)所需測量的MOS晶體管尺寸參數(shù)，對每 個(gè)MOS晶體管的版圖單元進(jìn)行參數(shù)設(shè)置，接著根據(jù)匹配的原則進(jìn)行布局布線。整個(gè)過程從 添加MOS晶體管，對它們進(jìn)行參數(shù)設(shè)置，在版圖中的位置布局，到布線連到襯墊，各個(gè)環(huán)節(jié) 都由繪制人員手工完成。若MOS晶體管數(shù)量十分龐大或尺寸有所變化，則改動(dòng)操作非常繁 瑣，而且還容易在不經(jīng)意中發(fā)生錯(cuò)誤。

發(fā)明內(nèi)容
本發(fā)明提供了一種多個(gè)晶體管模塊單元測試結(jié)構(gòu)的自動(dòng)化布局布線方法，以調(diào)入 所需測量晶體管的數(shù)據(jù)并生成版圖，減小版圖的面積，提高繪制測試結(jié)構(gòu)版圖的效率，改善 結(jié)構(gòu)的穩(wěn)定性。根據(jù)本發(fā)明的實(shí)施例，提供一種多個(gè)晶體管模塊單元測試結(jié)構(gòu)的自動(dòng)化布局布線 方法，包含有若干個(gè)被測晶體管和襯墊及它們之間的金屬連線。
可選的，所述晶體管模塊單元的數(shù)量，自動(dòng)生成MOS晶體管并按縱向排列?？蛇x的，所述晶體管模塊單元的柵長、柵寬及叉指數(shù)，根據(jù)實(shí)際版圖允許面積，按 適當(dāng)?shù)拈g隔左對齊排列?？蛇x的，所述測試結(jié)構(gòu)的布局方法襯墊在版圖左側(cè)縱向排列，其間距符合工藝最 小尺寸或被測MOS晶體管寬度。可選的，所述測試結(jié)構(gòu)的布局方法襯墊成上下對稱排列，中間為對應(yīng)柵和襯底的 襯墊，上下對稱排列對應(yīng)源和漏的襯墊。可選的，所述測試結(jié)構(gòu)的布線方法無論被測MOS晶體管參數(shù)如何，各個(gè)部分的 柵、源、漏都合并引出，對外看來一個(gè)MOS晶體管只有四個(gè)輸出?？蛇x的，所述測試結(jié)構(gòu)的布線方法一個(gè)被測MOS晶體管對應(yīng)一組源和漏的襯墊， 該晶體管的所有源區(qū)統(tǒng)一連到它所對應(yīng)的源襯墊，而所有漏區(qū)統(tǒng)一連到它所對應(yīng)的漏襯 墊。所有被測MOS晶體管對應(yīng)一組柵和襯底的襯墊，所有晶體管的柵統(tǒng)一連到唯一的柵襯 墊，而所有襯底統(tǒng)一連到唯一的襯底襯墊。故N個(gè)晶體管對應(yīng)N個(gè)源襯墊、N個(gè)漏襯墊、1個(gè) 柵襯墊和1個(gè)襯底襯墊。


圖1為按參數(shù)生成MOS晶體管參數(shù)化模塊單元結(jié)構(gòu)示意圖。圖2為布置完襯墊后上下對稱布局結(jié)構(gòu)示意圖。圖3為多個(gè)晶體管模塊單元測試結(jié)構(gòu)的自動(dòng)化布局布線完成示意圖。
具體實(shí)施例方式以下結(jié)合附圖表和具體實(shí)施例來進(jìn)一步說明本發(fā)明，本實(shí)施例僅用于闡釋基本原 理，并非用于限定本發(fā)明，本發(fā)明的范圍應(yīng)以權(quán)利要求所限定的范圍為準(zhǔn)。閱讀了下文對于 附圖表所示實(shí)施例的詳細(xì)描述之后，本發(fā)明對所屬技術(shù)領(lǐng)域的技術(shù)人員而言將顯而易見。如表1所示，本發(fā)明的實(shí)施例含有4個(gè)被測MOS晶體管。
權(quán)利要求
1.一種晶體管參數(shù)化模塊單元，由若干個(gè)晶體管組成，其特征在于，所述模塊單元提供 控制晶體管個(gè)數(shù)的參數(shù)，修改所述的參數(shù)，可以調(diào)整晶體管的個(gè)數(shù)，內(nèi)部將自動(dòng)做出相應(yīng)調(diào) 整，將晶體管按縱向的方向排列。
2.如權(quán)利要求1所述的模塊單元，其特征在于，所述模塊單元提供控制晶體管柵長 (L)、柵寬(W)及叉指數(shù)(Finger)的參數(shù)，修改所述的參數(shù)，可以調(diào)整晶體管的尺寸，內(nèi)部將 自動(dòng)做出相應(yīng)調(diào)整，仍然保持匹配連接關(guān)系，且各個(gè)晶體管之間左對齊方式排列，在柵長較 大時(shí)襯墊之間的間距會(huì)隨之而改變。
3.如權(quán)利要求1所述的模塊單元，其特征在于，所述模塊單元中每個(gè)晶體管引出η條金 屬線，供模塊單元與外部電路連接。其中金屬線包括襯底引出金屬線(1條)；柵引出金屬 線(數(shù)量為該晶體管的叉指數(shù))；源引出金屬線(數(shù)量為該晶體管的叉指數(shù))；漏引出金屬 線(數(shù)量為該晶體管的叉指數(shù)減一)。
4.一種測試結(jié)構(gòu)的布局方法，其特征在于，如權(quán)利要求1所述的模塊單元中所有晶體 管均將柵橫向放置，源和漏分部在其上下；晶體管之間縱向排列，且均按柵的最左側(cè)對齊， 作為測試結(jié)構(gòu)的基本擺放方式。
5.如權(quán)利要求4所述的測試結(jié)構(gòu)布局方法，其特征在于，襯墊的擺放采用縱向一列的 版圖結(jié)構(gòu)，在所測晶體管柵長和叉指數(shù)較小時(shí)襯墊之間的間距符合工藝最小間距；在所測 晶體管柵長和叉指數(shù)較大時(shí)或其他布局需要時(shí)襯墊間距可適當(dāng)放大。
6.如權(quán)利要求4所述的測試結(jié)構(gòu)布局方法，其特征在于，襯墊的擺放采用上下對稱的 版圖結(jié)構(gòu)，對稱中心是一個(gè)作為柵引出的襯墊與一個(gè)作為襯底引出的襯墊；上下對稱結(jié)構(gòu) 中的襯墊分別作為源和漏的引出。
7.—種測試結(jié)構(gòu)的布線方法，其特征在于，如權(quán)利要求4所述布局方法中每一個(gè)晶體 管的源、漏、柵和襯底統(tǒng)一由金屬連出；對于多叉指結(jié)構(gòu)，所有的源接在一起，所有的漏接在 一起，所有的柵也接在一起，對外看來一個(gè)晶體管只有四個(gè)輸出。
8.如權(quán)利要求7所述的測試結(jié)構(gòu)布線方法，其特征在于，一個(gè)晶體管對應(yīng)一組源和漏 的襯墊，該晶體管的所有源區(qū)統(tǒng)一連到它所對應(yīng)的源襯墊，而所有漏區(qū)統(tǒng)一連到它所對應(yīng) 的漏襯墊。
9.如權(quán)利要求7所述的測試結(jié)構(gòu)布線方法，其特征在于，所有晶體管對應(yīng)一組柵和襯 底的襯墊，所有晶體管的柵統(tǒng)一連到它所對應(yīng)的柵襯墊，而所有襯底統(tǒng)一連到它所對應(yīng)的 襯底襯墊。
全文摘要
本發(fā)明提供了一種多個(gè)晶體管模塊單元測試結(jié)構(gòu)的自動(dòng)化布局布線方法，其中所述的引入?yún)?shù)的晶體管模塊單元，是由若干個(gè)晶體管組成測試結(jié)構(gòu)。所述自動(dòng)化方法，智能地將被測試晶體管與所對應(yīng)的襯墊相連接完成布局布線。所述自動(dòng)化方法，大規(guī)模地降低了新工藝下晶體管測試電路與測試結(jié)構(gòu)的實(shí)現(xiàn)復(fù)雜度，縮短了完成時(shí)間，并提高了可靠度。
文檔編號G06F17/50GK102136022SQ20111010276
公開日2011年7月27日 申請日期2011年4月22日 優(yōu)先權(quán)日2011年4月22日
發(fā)明者張翼, 程玉華, 陳曦 申請人:上海北京大學(xué)微電子研究院