專利名稱：具有相位檢測的存儲器接口電路的制作方法
技術領域：
002本發(fā)明涉及用于集成電路諸如可編程邏輯器件集成電路的存儲器接口電路，更具體地，涉及具有用于調節(jié)時鐘信號的相位檢測器和延遲鎖定環(huán)的存儲器接口電路。
背景技術：
003可編程邏輯器件是一種能夠由用戶來編程以實現(xiàn)所需的定制邏輯功能的集成電路。在典型情況下，邏輯設計者使用計算機輔助的設計工具來設計定制邏輯電路。當設計過程完成時，工具生成配置數(shù)據(jù)。配置數(shù)據(jù)被下載到可編程邏輯器件中，以便將該器件配置成執(zhí)行定制邏輯電路的功能。
004在典型的系統(tǒng)中，可編程邏輯器件集成電路被安裝到帶有存儲器芯片和其它集成電路的電路板上。當對存儲器執(zhí)行讀寫操作時，時序是很關鍵的。因為可編程邏輯器件是以許多不同的方式配置的，并且被安裝到許多不同類型的板上，將可編程邏輯器件與存儲器互連起來的線路的長度可能在各系統(tǒng)之間互不相同。因此，通常不太可能提前確切地知道可編程邏輯器件與存儲器之間的數(shù)據(jù)和時鐘路徑將如何完成任務。在一些系統(tǒng)中，數(shù)據(jù)和時鐘路徑可具有一個時序特性的集合，而在其它系統(tǒng)中，數(shù)據(jù)和時鐘路徑可具有不同的時序特性的集合。
005為了適應由于不同的系統(tǒng)環(huán)境而造成的時序性能的變化，傳統(tǒng)的可編程邏輯器件使用許多可變的延遲鏈電路來處理由存儲器生成的數(shù)據(jù)和時鐘信號。盡管在許多情況下這種方法可能是令人滿意的，似在"J-編程邏輯器件屮，使用許多可變延遲鏈電路易于耗費相對大量的電路資源。
006希望能夠提供充分利用芯片上資源的集成電路，諸如帶有
存儲器接口電路的可編程邏輯器件集成電路。

發(fā)明內容
007根據(jù)本發(fā)明，提供諸如可編程邏輯器件集成電路的集成電路，該集成電路具有存儲器接口電路。存儲器接口電路通過執(zhí)行一系列的假讀(dummy read)操作來對存儲器執(zhí)行時序特性測量。在每個假讀操作期間，存儲器組提供數(shù)據(jù)信號和相應的時鐘信號。存儲器接口電路系統(tǒng)使用相位檢測器來比較來自存儲器組的時鐘信號和系統(tǒng)時鐘。在以這種方式測量所有組之后，由存儲器接口電路中的存儲器控制器計算出平均相移值。
008存儲器控制器將平均相移值提供給延遲鎖定環(huán)電路。延遲鎖定環(huán)電路使系統(tǒng)時鐘偏移與平均相移相等的量從而產(chǎn)生捕獲時鐘。在正常讀取操作期間捕獲時鐘被使用。在從存儲器讀取數(shù)據(jù)時，捕獲時鐘被用于對數(shù)據(jù)捕獲寄存器的輸入進行計時(dock)。來自數(shù)據(jù)捕獲寄存器的數(shù)據(jù)經(jīng)由再同步寄存器被按路徑發(fā)送給集成電路上的處理邏輯。
009根據(jù)附圖和以下對優(yōu)選實施例的詳細描述，本發(fā)明的其它特征、本發(fā)明的本質和各種優(yōu)點將會更明顯。


010圖1是根據(jù)本發(fā)明的示例性可編程邏輯器件的圖。
011圖2是示出根據(jù)本發(fā)明的可編程邏輯器件集成電路如何使用存儲器接口電路與存儲器連接的圖。
012圖3是根據(jù)本發(fā)明的與存儲器芯片通過接口連接的可編程邏輯器件集成電路中的傳統(tǒng)存儲器接口電路的圖。
013圖4是示出當使用圖3所示類型的傳統(tǒng)可編程邏輯器件集成電路與集成電路存儲器通過接口連接時時鐘和數(shù)據(jù)信號的相對時序的圖。
10014圖5是根據(jù)本發(fā)明的示例性系統(tǒng)的圖，在該示例性系統(tǒng)中，帶冇存儲器接口電路的可編程邏輯器件集成電路與存儲器進行交互。
015圖6是根據(jù)本發(fā)明可與圖5的可編程邏輯器件集成電路存儲器接口電路一起使用的類型的示例性鎖相環(huán)電路的圖。
016圖7是根據(jù)本發(fā)明可與圖5的可編程邏輯器件集成電路存儲器接口電路一起使用的類型的示例性可調的延遲鎖定環(huán)電路的圖。
017圖8是示出根據(jù)本發(fā)明當使用可編程邏輯器件集成電路中的存儲器接口電路從存儲器中讀取數(shù)據(jù)時的示例性的一組數(shù)據(jù)與時鐘信號之間的相對時序的圖。
018圖9是根據(jù)本發(fā)明在建立和使用圖5中所示類型的可編程邏輯器件集成電路存儲器接口時所包括的示例性步驟的流程圖。
具體實施例方式
019本發(fā)明涉及具有與諸如隨機存取存儲器(RAM)的存儲器通過接口連接的存儲器接口電路的集成電路。這些集成電路可以是數(shù)字信號處理器、微處理器、專用集成電路或任何其他適當?shù)募呻娐贰Ｔ谝环N特別適當?shù)呐渲玫那闆r下，與存儲器通過接口相連接的集成電路是可編程邏輯器件集成電路或含有可編程電路的其他可編程集成電路?？梢允褂门渲脭?shù)據(jù)來對這樣的集成電路中的可編程電路進行編程。諸如可編程邏輯器件的集成電路在多種系統(tǒng)環(huán)境中使用，所以這些集成電路易于從本發(fā)明的存儲器接口電路的可調時序能力中受益。
020圖1中示出根據(jù)本發(fā)明的示例性可編程邏輯器件10?？删幊踢壿嬈骷?0可具有輸入/輸出電路12，輸入/輸出電路12用于驅動離幵器件10的信號并用于經(jīng)由輸入/輸出引腳14從其他器件接收信號。諸如全局和局部豎直和水平導線和總線這樣的互連資源16可用于按路徑傳遞器件10上的信號?；ミB資源16包括固定的互連(導線)和可編程互連(即，各個固定互連之間的可編程連接)?？删幊踢壿?8可包括組合邏輯電路和時序邏輯電路。例如，可編程邏輯18可包括查找表、寄存器和多路復用器。可編程邏輯18可被配置成執(zhí)行定制的邏輯功能。與互連資源相關聯(lián)的可編程互連可被當作是可編程邏輯18的一部分。021可編程邏輯器件包含可編程元件20。 一些可編程邏輯器件是通過使用掩模編程裝置(mask programming arrangement)配置它們的可編程元件20來進行編程的。經(jīng)掩模編程的器件是在半導體制造期間配置的。其他的可編程邏輯器件是在已經(jīng)完成半導體制造操作之后被配置的(例如，使用電編程或激光編程來對它們的可編程元件進行編程)。通常，可編程元件20可以基于任何適當?shù)目删幊碳夹g，諸如，瑢合、反熔合、電可編程只讀存儲器技術、隨機存取存儲單元、掩模編程的元件等。
022許多可編程邏輯器件是被電編程的。利用電編程裝置，可編程元件20可以由存儲單元構成。在編程期間，利用引腳14和輸入/輸出電路12，配置數(shù)據(jù)被加載到存儲單元中。存儲單元典型的是隨機存取存儲器(RAM)單元。因為RAM單元被加載有配置數(shù)據(jù)，所以它們有時也被稱為配置RAM單元(CRAM)。
023每個可編程元件20提供相應的靜態(tài)控制輸出信號，其控制可編程邏輯18中相關聯(lián)的邏輯部件的狀態(tài)。輸出信號典型地被施加到金屬氧化物半導體(MOS)晶體管的柵極。
024可利用任何適當?shù)募軜媮斫M織器件10的電路。作為一個例子，可編程邏輯器件IO的邏輯可以組織成較大的可編程邏輯區(qū)域的一系列的行和列的形式，其中每個較大的可編程邏輯區(qū)域含有多個較小的邏輯區(qū)域。器件10的邏輯資源可由諸如相關聯(lián)的豎直和水平導體的互連資源16互相連接。這些導體可包括基本上跨越整個器件10的全局導線、跨越器件10的一部分的諸如半線(half-line)或四分之一線(quarter line)的部分線路，特定長度(例如，足以將幾個邏輯區(qū)互相連接起來)的交叉線、較小的局部線，或任何其他適當?shù)幕ミB資源布置。如果需要，器件10的邏輯可布置成更多的級別或層次，其中多個大區(qū)域被互連以形成更大的邏輯部分。其他的器件布置可以使用沒有布置成行和列的邏輯。
025在典型的系統(tǒng)中，諸如器件10的集成電路被安裝到帶有集成電路存儲器芯片和其他集成電路的電路板上。電路板組件是通過導電線路(conductive trace)和封裝(即，集成電路被安裝于其中的插口)互相連接的。圖2示出了含有可編程邏輯器件10和存儲器芯片22的板32的示例性布局圖。存儲器22和可編程邏輯器件10是通過導電路徑互連的，其中導電路徑包括數(shù)據(jù)路徑DQ和時鐘路徑DQS。
026存儲器22可以由一個或多于一個安裝到模塊上的集成電路構成。存儲器22被組織成一系列的組24。每個存儲器組24包含一組存儲單元(即，隨機存取存儲單元)。時鐘線30和數(shù)據(jù)線28與每個存儲器組24相關聯(lián)。在典型的情況下，存在與每個存儲器組24相關聯(lián)的8條數(shù)據(jù)線28和一條時鐘線30。
027數(shù)據(jù)線28用于在可編程邏輯器件10與存儲器22之間傳遞數(shù)據(jù)。在數(shù)據(jù)寫入操作期間，數(shù)據(jù)通過線28從器件10寫入到存儲器22中。在數(shù)據(jù)讀取操作期間，先前存儲在存儲器22中的數(shù)據(jù)通過線28從存儲器22中被讀出并傳送到可編程邏輯器件10。當數(shù)據(jù)被寫入到存儲器22中或從存儲器22中讀出時，存儲器22內的地址和控制電路必須處理寫或讀請求。典型地，需要一定數(shù)量的內部時鐘周期來處理給定的寫或讀命令。用于控制存儲器22中的讀和寫操作的地址和控制信號經(jīng)由地址和控制路徑33被提供給存儲器22。
028為了確保將數(shù)據(jù)寫入到存儲器24中時的正確的數(shù)據(jù)捕獲，可編程邏輯器件10使用存儲器接口電路26來生成時鐘信號DQS以伴隨數(shù)據(jù)信號DQ。時鐘信號DQS與數(shù)據(jù)信號DQ相位對齊，從而使存儲器24能夠在數(shù)據(jù)DQ被寫入到存儲器24中時用時鐘信號DQS來捕獲數(shù)據(jù)DQ。
029類似的，在讀取操作期間，存儲器22產(chǎn)生時鐘信號DQS來伴隨被發(fā)送給可編程邏輯器件10的存儲器接口 26的數(shù)據(jù)DQ。存儲器22產(chǎn)生的時鐘信號DQS是與它們相關聯(lián)的數(shù)據(jù)信號DQ相位對齊的。
030對于典型的布置，為每個存儲器組24產(chǎn)生不同的時鐘信號DQS。例如，在第一存儲器組24中，產(chǎn)生信號DQS一1，其與同第一存儲器組相關聯(lián)的數(shù)據(jù)信號DQ相位對齊。在第二存儲器組24中，產(chǎn)生信號DQS—2，其與同第二存儲器組相關聯(lián)的數(shù)據(jù)信號DQ相位對齊。
031通常，存儲器存取操作并不與系統(tǒng)級的數(shù)據(jù)和時鐘同步。結果是，從存儲器接收到的數(shù)據(jù)信號DQ不與可編程邏輯器件10中的任何已知時鐘相位對齊。因此有必要給DQ信號提供DQS時鐘，從而使得在處理DQ信號時可使用DQS時鐘來建立正確的時序關系。例如，在讀取操作期間，存儲器接口電路26使用DQS時鐘在數(shù)據(jù)從存儲器22通過路徑28被發(fā)送時捕獲數(shù)據(jù)。通常，每個存儲器組24的操作在某種程度.匕是獨立的，因此存儲器22為每個存儲器組24產(chǎn)生DQS信號。
032不同存儲器組的DQS信號通常彼此不是相位對齊的。例如，盡管第一存儲器組24的DQ信號與第一存儲器組中的數(shù)據(jù)信號DQ邊沿對齊，但第一存儲器組和第七存儲器組(舉例來說)的DQS信號不需要彼此同相。
033為了在每個存儲器塊中恰當?shù)劓i定到DQS時鐘信號上，傳統(tǒng)的可編程邏輯器件集成電路使用可變的延遲鏈。存在與每個存儲器組相關聯(lián)的可變延遲鏈，因此在給定的器件上存在大量可變延遲鏈。圖3中顯示了使用可變延遲鏈體系結構的傳統(tǒng)可編程邏輯器件24。如圖3所示，可編程邏輯器件集成電路34通過利用DQ線38和DQS線40與存儲器36相通信。
034每條DQS線與一組DQ線關聯(lián)?？勺兊难舆t鏈42被用來在可編程邏輯器件34中接收每個DQS信號?？勺冄舆t鏈由器件34進行調節(jié)以使信號DQS產(chǎn)生90°相移。結果產(chǎn)生的經(jīng)相移的時鐘信號DQS90是在可變延遲鏈42的輸出44處生成的并被按路徑傳遞到寄存器52的非反相時鐘輸入48，并經(jīng)由路徑46按路徑傳遞到寄存器54的反相時鐘輸入50。在數(shù)據(jù)捕獲操作期間，線38上的雙數(shù)據(jù)速率信號DQ分別通過線56和58按路徑傳遞到寄存器54和52的數(shù)據(jù)輸入處。施加到寄存器54和52的時鐘信號捕獲DQ數(shù)據(jù)并分別產(chǎn)生線60和62上的相應數(shù)據(jù)流數(shù)據(jù)1和數(shù)據(jù)2。在圖3中，僅僅一組輸入數(shù)據(jù)寄存器52和54被顯示為與線40上的DQS信號相關聯(lián)。通常，對于每個分離的DQ線存在一組輸入數(shù)據(jù)寄存器52和54。與DQS信號相關聯(lián)的可變延遲鏈電路42將信號DQS90分布到與同一 DQS信號相關聯(lián)的所有輸入數(shù)據(jù)寄存器(g卩，與同一存儲器組相關聯(lián)的所有輸入數(shù)據(jù)寄存器)。
035因為圖3所示類型的傳統(tǒng)布置對于每條DQS線都需要可變延遲鏈，因此對具有大量的存儲器組和DQS線的存儲器的適當存儲200780002259.8
器接口支持只能利用大量的可變延遲鏈提供。這易于消耗大量的電路資源。
036圖4顯示了與利用圖3所示類型的傳統(tǒng)可編程邏輯器件從存儲器讀取數(shù)據(jù)相關聯(lián)的時鐘和數(shù)據(jù)信號之間的關系的時序圖。在圖4所示的例子中，存儲器36具有三個存儲器組。每個存儲器組具有8個相關聯(lián)的數(shù)據(jù)信號DQ和一個相關聯(lián)的時鐘信號DQS。這三個組的時鐘信號是DQS一1、 DQS一2和DQS—3。與第一存儲器組和時鐘信號
DQS—1相關聯(lián)的八個數(shù)據(jù)信號是DQ—1—1、 DQ_1_2.......DQ—1—8。與
第二存儲器組和時鐘信號DQS_2相關聯(lián)的八個數(shù)據(jù)信號是DQ_2—1、
DQ—2—2.......DQ_2—8。與第三存儲器組和時鐘信號DQS—3相關聯(lián)的
八個數(shù)據(jù)信號是DQ—3_1、 DQ_3—2、 ......DQ—3—8。
037如圖4所示，存儲器36 (圖3)產(chǎn)生數(shù)據(jù)信號，這些數(shù)據(jù)信號與它們的相關時鐘相位對齊。例如，數(shù)據(jù)信號DQ一1一1、
DQ一1—2.......DQ—1—8與時鐘信號DQSJ邊沿對齊。類似的，數(shù)據(jù)信
號DQ—2—1、 DQ—2—2、 ......DQ—2—8與時鐘信號DQS—2邊沿對齊，而
數(shù)據(jù)信號DQ—3—1、 DQ—3—2.......DQ—3—8與時鐘信號DQS—3邊沿對齊。
038由于路徑差異，諸如將存儲器36與可編程邏輯器件集成電路34連起來的導電線路和封裝中的路徑長度差異，不同的存儲器組的時鐘和數(shù)據(jù)不是相位對齊的。如圖4中所示，第二存儲器組中的各信號相對于第一存儲器組中的信號在時間上偏移時間ta。第三存儲器組信號(以相反的方向)在時間上偏移tb。
039對于圖3的傳統(tǒng)存儲器接口布置，每個可變延遲鏈42產(chǎn)生一個適合于將其時鐘信號DQS移動90。的偏移。與第一存儲器組相關的可變延遲鏈將時鐘信號DQS—1移動90。以產(chǎn)生經(jīng)過偏移的時鐘信號DQS90—1。與第二存儲器組相關的可變延遲鏈將時鐘信號DQS—2移動90。以產(chǎn)生經(jīng)過偏移的時鐘信號DQS90—2。經(jīng)偏移的時鐘信號DQS90一3是由第三存儲器組的可變延遲鏈產(chǎn)生的，該可變延遲鏈將DQS—3移動90°。利用這些相移，每個經(jīng)過偏移的時鐘信號在時間上正確地安置以用作其相關的數(shù)據(jù)捕獲寄存器的輸入(即，它們的邊沿位于數(shù)據(jù)信號DQ的中點處)。
1040在第 一 存儲器組中，數(shù)據(jù)信號DQ—1—1 、
DQ—1—2.......DQ—1—8是用信號DQS90一1捕獲的。在第二存儲器組中，
數(shù)據(jù)信號DQ一2—1、 DQ—2—2、 ......DQ一2—8是用信號DQSW_2捕獲的。
信號DQS90—3被用于捕獲正在從存儲器36中的第三組存儲器中讀取 的數(shù)據(jù)信號DQ—3—1、 DQ—3—2、 ......DQ—3—8。
041根據(jù)本發(fā)明，提供不需要可變延遲鏈來處理來自每個存儲 器組的數(shù)據(jù)信號的存儲器接口布置。圖5顯示了根據(jù)本發(fā)明的系統(tǒng)。 如圖5所示，可編程邏輯器件10利用數(shù)據(jù)線DQ和時鐘信號DQS來 訪問存儲器22。
042在寫入操作期間，可編程邏輯器件集成電路10通過DQ 線來發(fā)送將被存儲在存儲器22中的數(shù)據(jù)。同時，可編程邏輯器件10 發(fā)送同步的時鐘信號DQS，使得存儲器22可正確地處理和存儲數(shù)據(jù)。
043在存儲器讀取操作期間，存儲器22從適當?shù)拇鎯卧?(memory cell)檢索被存儲的數(shù)據(jù)并通過DQ數(shù)據(jù)線28將這個數(shù)據(jù)發(fā) 送給可編程邏輯器件10。存儲器22也在相關的DQS時鐘線30上發(fā)送 同相時鐘信號DQS。在存儲器22中有多個存儲器組24，因此，存在 多條DQS線和多個DQS信號。有多條(例如，8條)DQ線與每個 DQS信號相關聯(lián)。
044數(shù)據(jù)線28上的數(shù)據(jù)信號通過諸如輸入緩沖器64這樣的輸 入緩沖器按路徑傳遞。來自輸入緩沖器64的數(shù)據(jù)通過利用路徑70和 72按路徑傳遞到數(shù)據(jù)捕獲寄存器66和68的數(shù)據(jù)輸入端D。有兩個數(shù) 據(jù)捕獲寄存器與每個數(shù)據(jù)線DQ相關聯(lián)，從而使得雙數(shù)據(jù)速率數(shù)據(jù)能 被捕獲到。數(shù)據(jù)捕獲寄存器66和68捕獲交替的位/比特(bit),因為它 們的時鐘輸入74和76是相對彼此反相的。
045由延遲鎖定環(huán)電路80在線78上產(chǎn)生的捕獲時鐘信號CPT 的每個時鐘沿導致由寄存器66或寄存器68進行的數(shù)據(jù)捕獲操作。當 時鐘信號CPT具有上升時鐘沿時，上升時鐘沿被呈現(xiàn)給寄存器68的非 反相時鐘輸入76，致使寄存器68通過路徑72捕獲到DQ數(shù)據(jù)位。當 吋鐘信號CPT具有下降時鐘沿時，寄存器66的反相輸入74將下降時 鐘沿反相以產(chǎn)生上升時鐘沿，該上升時鐘沿致使寄存器66通過路徑70 捕獲DQ數(shù)據(jù)位。從寄存器66捕獲到的數(shù)據(jù)(DATA1)通過路徑82按路徑傳遞到再同步寄存器86。從寄存器68捕獲到的數(shù)據(jù)(DATA2) 通過路徑84按路徑傳遞到再同步寄存器86。
046如路徑88所顯示的那樣，捕獲時鐘信號CPT被按路徑傳 遞到存儲器22的其他DQ線的捕獲寄存器。為了確保捕獲吋鐘信號 CPT能夠正確地捕獲與多個存儲器組相關聯(lián)的數(shù)據(jù)信號DQ，存儲器接 口電路26產(chǎn)生平均捕獲吋鐘。平均捕獲時鐘并不會為任何特定的數(shù)據(jù) 流DQ而被優(yōu)化，但代表了適合在從多個不同的存儲器組24捕獲DQ 信號時使用的折衷捕獲時鐘。
047平均捕獲時鐘CPT是通過測量與每條DQS線30相關聯(lián)的 時序特性計算出的。在為每個DQS信號測量了時序特性后，最優(yōu)捕獲 吋鐘CPT被計算出并被產(chǎn)生。捕獲時鐘CPT的相位相對數(shù)據(jù)信號DQ 的平均中點偏移90°,因此捕獲時鐘CPT可令人滿意地用來通過捕獲 寄存器諸如捕獲寄存器66和68捕獲數(shù)據(jù)。
048在典型的系統(tǒng)中，可編程邏輯器件10和存儲器22被安裝 到通用系統(tǒng)板32上。諸如振蕩器90這樣的振蕩器被用來產(chǎn)生參考時 鐘信號RCLK。信號RCLK通過路徑92按路徑傳遞到鎖相環(huán)電路94。 鎖相環(huán)電路94鎖定到參考時鐘RCLK上并分別在輸出路徑96和98上 產(chǎn)生相應的鎖相信號SCLK和SCLK90。
049圖6顯示了示例性鎖相環(huán)電路94。如圖6所示，鎖相環(huán)電 路94具有在輸入92處接收參考時鐘信號RCLK的相位-頻率檢測器 100。相位-頻率檢測器100也在輸入120處接收來自反饋路徑116的反 饋信號。相位-頻率檢測器100比較線92和120上的信號，并為電荷泵 (charge pump)和低通濾波器104生成路徑102上的相應誤差控制信 號。誤差信號指示電荷泵電路104在其輸出線106上生成更高或更低 的電壓，如將輸入120上的反饋信號的相位和頻率與線92上的參考時 鐘RCLK匹配起來所需要的那樣。
050電壓受控振蕩器108包含一串(鏈)緩沖器114。這些緩 沖器是通過利用連接到電荷泵104的輸出106的正供電軌(positive power supply rail) 110和地面供電軌112被供電的。電壓受控的振蕩器 108的輸出的頻率是通過調節(jié)線110上的電壓電平來控制的。
051電壓受控振蕩器108在其輸出96處產(chǎn)生系統(tǒng)時鐘信號SCLK。路徑122被用于將來自電壓受控的振蕩器的輸出96的信號 SCLK反饋給除法器118。除法器18將信號SCLK除以適當?shù)恼麛?shù)(例 如，除以10)。除法器優(yōu)選地包含可編程元件20，從而使得除法器的 整數(shù)設置町在器件編程期間進行調節(jié)。
052除法器118除以信號SCLK的量確定了 RCLK的頻率與系 統(tǒng)吋鐘信號SCLK和SCLK90的頻率之間的比例。在典型的雙數(shù)據(jù)速 率存儲器系統(tǒng)中，除法器118將SCLK除以10，參考時鐘RCLK具有 的頻率為26.7MHz，而系統(tǒng)時鐘SCLK和SCLK卯在267MHz處運行。 諸如SCLK這樣的系統(tǒng)時鐘信號被提供給存儲器22，以在存儲器22 的計時內部電路中使用。這確保存儲器22產(chǎn)生的DQS信號和數(shù)據(jù)信 號DQ將與系統(tǒng)時鐘SCLK和SCLK90速率匹配。
053SCLK和SCLK90的頻率是相同的，但SCLK90是通過使 用線98在不同于用于獲得信號SCLK的接頭點處接入到電壓受控的振 蕩器108中的振蕩環(huán)路獲得的。結果是，信號SCLK90相對于SCLK 在相位上移動90°。這個相移提供了具有適當?shù)南辔粚R的信號 SCLK90，這種適當?shù)南辔粚R是將數(shù)據(jù)信號DQ同步到諸如寄存器66 和68這樣的數(shù)據(jù)捕獲寄存器中所需要的。
054如圖5所示，信號SCLK90和SCLK被提供給延遲鎖定環(huán) 電路80。信號SCLK被按路徑傳遞到相位檢測器126的輸入124。多 路復用器128具有多個輸入和單個輸出。多路復用器128的各個輸入 連接到存儲器22中的各個存儲器組的DQS線30上。多路復用器128 的輸出由路徑130連接到相位檢測器126。多路復用器128由通過路徑 132從存儲器控制器134提供的控制信號來控制。路徑132上的控制 信號的值確定了多路復用器128的哪個輸入連接到其輸出。通過系統(tǒng) 地將多路復用器128的每個輸入連接到其輸出，線130上的DQS信號 中的每一個可被采樣。
055相位檢測器126比較在線130上的選定DQS時鐘信號與 輸入124處的SCLK信號之間的相位誤差(時間偏移)。這種比較的結 果被提供給存儲器控制器134作為線136上的信號相位誤差(例如， 作為多位數(shù)字信號)。存儲器控制器134控制多路復用器128，使得每 個DQS信號的相位與SCLK信號相比較。在執(zhí)行每次比較時，結果存
18儲到存儲器控制器134中。存儲器控制器134然后計算將被強加到信 號SCLK卯上以產(chǎn)生捕獲吋鐘CPT的最優(yōu)延遲時間AVGD。信號AVGD 通過路徑138提供給延遲鎖定環(huán)電路80 (例如，作為多位數(shù)字信號)。056圖7顯示可用作延遲鎖定環(huán)電路80的示例性電路。延遲 鎖定環(huán)電路80具有接收系統(tǒng)時鐘信號SCLK90的輸入98和輸出140。 緩沖器142的鏈用于為經(jīng)過輸入98與輸出140之間的信號創(chuàng)建可控的 延遲量。多路復用器142具有多個輸入和單個輸出?？刂菩盘柾ㄟ^控 制輸入138施加到多路復用器142?？刂菩盘柨刂贫嗦窂陀闷鞯哪膫€輸 入被電連接到其輸出?？刂菩盘柨梢匀魏芜m當?shù)男问絹硖峁?例如， 提供用于調整延遲鎖定環(huán)電路80的延遲時間的8位精確度的8位信 號)。
057路徑144被連接到位于各對緩沖器142之間的接頭點146。 每個緩沖器具有相關的延遲時間t，因此通過控制接頭點146的位置， 可調節(jié)電路80的延遲。例如，如果多路復用器142被調節(jié)成使得在輸 入98與輸出140之間的路徑中存在M個緩沖器，則延遲鎖定環(huán)電路 80將產(chǎn)生M"的延遲。
058圖8顯示一個時序圖，該時序圖顯示了與利用圖5所示類 型的可編程邏輯器件從存儲器讀取數(shù)據(jù)相關聯(lián)的時鐘與數(shù)據(jù)信號之間 的時序關系。在圖8的例子中，存儲器22具有三個存儲器組。每個存 儲器組具有8個相關聯(lián)的數(shù)據(jù)信號DQ和一個相關聯(lián)的時鐘信號DQS。 這三個組的時鐘信號為DQS—1、 DQS—2和DQS一3。與第一存儲器組和 時鐘信號DQS—1相關聯(lián)的八個數(shù)據(jù)信號是DQ—1—1 、
DQ一1—2.......DQ—1_8。與第二存儲器組和時鐘信號DQS_2相關聯(lián)的
八個數(shù)據(jù)信號是DQ一2J、 DQ—2_2.......DQ_2—8。與第三存儲器組和
時鐘信號DQS一3相關聯(lián)的八個數(shù)據(jù)信號是DQ—3_1 、 DQ—3—2、 ......DQ—3—8。
059如圖8所示，存儲器22 (圖5)產(chǎn)生數(shù)據(jù)信號，這些數(shù)據(jù) 信號與它們相關聯(lián)的時鐘相位對齊。例如，數(shù)據(jù)信號DQ—1—1、 DQ_1—2、......DQ—l一8與時鐘信號DQS—1邊沿對齊。數(shù)據(jù)信號DQ—2—1 、
DQ_2_2.......DQ—2—8與時鐘信號DQS—2邊沿對齊而數(shù)據(jù)信號
DQ—3—1、 DQ_3—2、 ......DQ—3—8與時鐘信號DQS—3邊沿對齊。060由于路徑差異，諸如將存儲器22與可編程邏輯器件集成 i乜路IO連起來的傳導線路和封裝中的路徑長度差異，不同的存儲器組 的時鐘和數(shù)據(jù)的相位是不對齊的。此外，各時鐘信號DQS與器件10 丄:的系統(tǒng)時鐘SCLK之間的相位關系提前是不知道的。這些時序特性 由存儲器接口電路26測量，使得延遲鎖定環(huán)電路80能在線78上產(chǎn)生 令人滿意的CPT信號。
061在圖8所示的例子中，第一、第二和第三存儲器組中的信 兮相對彼此且相對系統(tǒng)時鐘SCLK進行偏移。為了校準系統(tǒng)，存儲器 控制器134系統(tǒng)地指示多路復用器128將DQS一1、 DQS_2和DQS—3 信號按路徑傳遞到相位檢測器126中。接下來，相位檢測器126測量 這些時鐘信號中的每一個與系統(tǒng)時鐘SCLK之間的相位差。
062如圖8所示，信號DQS_1與系統(tǒng)時鐘SCLK相差時間t,， 信號DQS一2相對系統(tǒng)吋鐘SCLK偏移了時間t2，而信號DQS—3與SCLK 相差時間偏移t3。這些時間差(有時被稱為相位誤差)是由存儲器控制 器134測量的并進行平均以產(chǎn)生平均時間偏移AVGD。
063鎖相環(huán)電路產(chǎn)生信號SCLK90，其在相位上相對系統(tǒng)時鐘 SCLK偏移90°,如圖8中的第二至最后一條跡線顯示的那樣。延遲鎖 定環(huán)信號將信號SCLK90偏移時間AVGD以產(chǎn)生捕獲時鐘CPT，如圖 8中的最后一條跡線所示的那樣。捕獲時鐘CPT具有與數(shù)據(jù)信號
DQ—1—1、 DQ丄2、 ......DQ丄8， DQ—2—1、 DQ—2—2、 ......DQ—2—8，
和DQ—3—1、 DQ一3—2、 ......DQ—3_8的平均中點對齊的上升和下降沿，
使得這些數(shù)據(jù)信號可利用捕獲時鐘信號CPT而在它們的數(shù)據(jù)捕獲寄存 器中被正確捕獲。捕獲到的數(shù)據(jù)通過諸如路徑82和84這樣的路徑提 供給再同步寄存器86 (圖5)。
064再同步寄存器86利用先進先出的結構。如圖5所示，數(shù) 據(jù)是利用捕獲時鐘信號CPT作為施加到寫時鐘輸入148上的寫時鐘而 被寫入到再同步寄存器86中的。利用系統(tǒng)時鐘SCLK作為施加到讀取 時鐘輸入150上的讀取時鐘來從再同步寄存器86中讀取數(shù)據(jù)。已經(jīng)從 寄存器86中讀取的數(shù)據(jù)被提供給器件10上的邏輯電路152以進行進 一步的處理。
065圖9顯示了利用圖5所示類型的存儲器接口電路26從存儲器中讀取數(shù)據(jù)的過程中包括的示例性步驟。
066在加電時或在另一個適當?shù)臅r刻，存儲器控制器134為存儲器22啟動存儲器吋鐘校準過程。在步驟154處，存儲器控制器134幵始對其中一個存儲器組34執(zhí)行假讀操作。假讀操作是通過利用地址和控制線33向存儲器22中的存儲器組24發(fā)布讀取命令來開始的。存儲器控制器134還在將多路復用器128的所需輸入連接到其輸出的線132上發(fā)布控制信號。如果需要，可同時尋址多于一個存儲器組，盡管多路復用器128和相位檢測器126—次僅僅對單個DQS信號作出測量。
067在步驟156處，存儲器22對讀取命令做出響應。響應讀取命令，存儲器供應數(shù)據(jù)信號DQ和時鐘信號DQS。數(shù)據(jù)信號DQ被忽略。選出的時鐘信號DQS按路徑傳遞通過多路復用器128，到達相位檢測器126。
068在步驟158處，在時鐘信號DQS被激活并按圖8所示那樣被上下翻轉(toggle)的同時，相位檢測器126比較時鐘信號DQS的相位與系統(tǒng)時鐘SCLK的相位?；谶@種測量，相位檢測器確定信號相位誤差(PHASE ERROR)的值并將這個值經(jīng)由路徑136供應給存儲器控制器134。在圖8所示的例子中，信號DQS一2的信號相位誤差是t"因為時間t2代表系統(tǒng)時鐘信號SCLK與存儲器時鐘信號DQS一2之間的相位差。通常，各時鐘信號之間的時間或相位差可用任何適當?shù)母袷絹肀硎?例如，相位和時間差可以以度、以秒、以時鐘循環(huán)的百分比等形式來表示)。
069在步驟160處，存儲器控制器134接收信號相位誤差并將這個值存儲起來。存儲的值可存儲在任何適當?shù)哪苡纱鎯ζ骺刂破?34存取的易失性或非易失性存儲器中。
070如果仍有額外的存儲器組24還沒有使它們相關的DQS信號被測量，處理循環(huán)返回到步驟154從而使下一個DQS信號可被測量，如線162指示的那樣。如果已經(jīng)測量了所有DQS信號，則處理進行至步驟166，如線164指示的那樣。
071在步驟166處，存儲器控制器134計算存儲的相位誤差信號的平均AVGD。這個值是由存儲器控制器134存儲的。
072在步驟168處，存儲器控制器通過將信號AVGD經(jīng)由路徑138供應給延遲鎖定環(huán)電路80作為控制信號來調節(jié)延遲鎖定環(huán)電路80。
073在步驟170處，延遲鎖定環(huán)電路80通過將信號SCLK90移動AVGD的量來響應控制信號AVGD，如有關圖8所描述的那樣。已經(jīng)被移動了 AVGD的信號SCLK卯被提供給延遲鎖定環(huán)電路80的輸出處的路徑78，作為捕獲時鐘信號CPT。
074在步驟172處，已經(jīng)產(chǎn)生的捕獲時鐘CPT在正常的存儲器讀取操作期間被使用。在從存儲器22讀取數(shù)據(jù)時，捕獲時鐘CPT被施加到諸如寄存器66和68這樣的數(shù)據(jù)捕獲檢測器的時鐘輸入，并被施加到再同步寄存器86的寫時鐘輸入。從存儲器讀取的數(shù)據(jù)由邏輯152來使用。
075上述內容僅僅示例說明了本發(fā)明的原則，而本領域技術人員能夠做出各種修改而不脫離本發(fā)明的范圍和精神。
權利要求
1. 一種連接到在讀取操作期間產(chǎn)生多個存儲器時鐘信號和多個相應的存儲器數(shù)據(jù)信號的存儲器的可編程邏輯器件，該可編程邏輯器件包括電路系統(tǒng)，其處理所述存儲器時鐘信號中的每一個以確定將系統(tǒng)時鐘信號延遲的平均量從而捕獲所有的所述存儲器數(shù)據(jù)信號，該電路系統(tǒng)還發(fā)布相應的平均延遲控制信號；延遲鎖定環(huán)電路，其接收所述系統(tǒng)時鐘信號，接收所述相應的平均延遲控制信號，并將所述系統(tǒng)時鐘信號移動所述平均量從而產(chǎn)生捕獲時鐘；和數(shù)據(jù)捕獲寄存器，其具有接收所述捕獲時鐘的時鐘輸入，并捕獲來自所述存儲器的所有存儲器數(shù)據(jù)信號。
2. 如權利要求1所述的可編程邏輯器件，還包括鎖相環(huán)電路， 該鎖相環(huán)電路接收參考時鐘并鎖定到所述參考時鐘上并向所述延遲鎖 定環(huán)電路供應所述系統(tǒng)時鐘。
3. 如權利要求1所述的可編程邏輯器件，還包括鎖相環(huán)電路，該 鎖相環(huán)電路接收參考時鐘并鎖定到所述參考時鐘上并向所述延遲鎖定 環(huán)電路供應所述系統(tǒng)時鐘，其中所述鎖相環(huán)電路包含反饋路徑，該反 饋路徑包括除法器，其中所述除法器將所述反饋路徑上的信號除以一 個由整數(shù)設置建立的整數(shù)量，并且其中所述除法器包含可編程元件， 這些可編程元件加載有配置數(shù)據(jù)以調節(jié)所述除法器的所述整數(shù)設置。
4. 如權利要求1所述的可編程邏輯器件，其中處理所述存儲器時 鐘信號中的每一個以確定將所述系統(tǒng)時鐘信號延遲的平均量的電路系 統(tǒng)包括相位檢測器，該相位檢測器系統(tǒng)地接收所述存儲器時鐘信號中 的每一個。
5. 如權利要求1所述的可編程邏輯器件，其中處理所述存儲器吋鐘信號中的每一個以確定將所述系統(tǒng)時鐘信號延遲的平均量的電路系統(tǒng)包括供應時鐘的鎖相環(huán)電路；多路復用器，其具有多個輸入，每個輸入接收各自一個所述存儲器時鐘信號，所述多路復用器具有被施加控制信號的控制端，并具有輸出，所述多個輸入中選定的一個根據(jù)所述控制信號按路徑傳遞到該輸出；禾口具有第一和第二輸入和一個輸出的相位檢測器，其中所述第一輸入從所述鎖相環(huán)電路接收所述時鐘，其中所述第二輸入接收所述多路復用器的輸出，而且其中所述相位檢測器比較所述第一輸入和所述第二輸入并將相應的相位誤差信號供應給所述輸出。
6. 如權利要求1所述的可編程邏輯器件，其中處理所述存儲器時鐘信號中的每一個以確定將所述系統(tǒng)時鐘信號延遲的平均量的電路系統(tǒng)包括供應時鐘的鎖相環(huán)電路；多路復用器，其具有多個輸入，每個輸入接收各自一個所述存儲器時鐘信號，所述多路復用器具有被施加控制信號的控制端，并具有輸出，所述多個輸入中選定的一個根據(jù)所述控制信號按路徑傳遞到該輸出；具有第一和第二輸入和一個輸出的相位檢測器，其中所述第一輸入從所述鎖相環(huán)電路接收所述時鐘，其中所述第二輸入接收所述多路復用器的輸出，而且其中所述相位檢測器比較所述第一輸入和所述第二輸入并將相應的相位誤差信號供應給所述輸出；和存儲器控制器，其向所述多路復用器的控制端供應所述控制信號，并在系統(tǒng)地調節(jié)所述控制信號的同時從所述相位檢測器的輸出接收所述相位誤差信號。
7. 如權利要求1所述的可編程邏輯器件，其中處理所述存儲器時鐘信號中的每一個以確定將所述系統(tǒng)時鐘信號延遲的平均量的電路系統(tǒng)包括供應吋鐘的鎖相環(huán)電路；多路復用器，其具有多個輸入，每個輸入接收各自一個所述存儲器時鐘信號，所述多路復用器具有被施加控制信號的控制端，并具有輸出，所述多個輸入中選定的一個根據(jù)所述控制信號按路徑傳遞到該輸出；具有第一和第二輸入和一個輸出的相位檢測器，其中所述第一輸入從所述鎖相環(huán)電路接收所述時鐘，其中所述第二輸入接收所述多路復用器的輸出，而且其中所述相位檢測器比較所述第一輸入和所述第二輸入并將相應的相位誤差信號供應給所述輸出；和存儲器控制器，其向所述多路復用器的控制端供應所述控制信號，并在系統(tǒng)地調節(jié)所述控制信號的同時從所述相位檢測器的輸出接收所述相位誤差信號，其中所述存儲器控制器通過根據(jù)來自所述相位檢測器的所述相位誤差信號計算所述平均量來產(chǎn)生所述平均延遲控制信號，所述存儲器控制器還具有將所述平均延遲控制信號供應給所述延遲鎖定環(huán)電路的平均延遲輸出。
8. 如權利要求1所述的可編程邏輯器件，其中，所述存儲器被組織成多個存儲器組，其中在數(shù)據(jù)讀取操作期間每個存儲器組產(chǎn)生所述存儲器時鐘信號中相關聯(lián)的一個和相關聯(lián)的存儲器數(shù)據(jù)信號組，并且其中處理所述存儲器時鐘信號中的每一個的電路系統(tǒng)包括相位檢測器和存儲器控制器電路系統(tǒng)，其使用相位誤差測量來確定每個所述存儲器時鐘信號相對給定的時鐘信號偏移多少并基于所述相位誤差測量來產(chǎn)生所述平均延遲控制信號，其中所述數(shù)據(jù)捕獲寄存器被組織成多個集合，數(shù)據(jù)捕獲寄存器的每個集合接收與相應的一個存儲器組相關聯(lián)的存儲器數(shù)據(jù)信號組。
9. 如權利要求1所述的可編程邏輯器件，還包括-鎖相環(huán)電路，其產(chǎn)生所述系統(tǒng)時鐘和附加系統(tǒng)時鐘，其中所述系統(tǒng)時鐘相對所述附加系統(tǒng)時鐘移動九十度；和相位檢測器，其在所述存儲器時鐘信號中的每一個與所述附加系統(tǒng)時鐘之間做出相位比較。
10. —種利用集成電路來從具有多個存儲器組的存儲器中讀取數(shù)據(jù)的方法，每個存儲器組具有相關聯(lián)的存儲器時鐘信號和相關聯(lián)的一組存儲器數(shù)據(jù)信號，這些存儲器數(shù)據(jù)信號與該存儲器組的存儲器時鐘信號同相，所述方法包括通過比較所述存儲器時鐘信號中的每一個與系統(tǒng)時鐘，使用所述集成電路來進行相位誤差測量；基于所述相位誤差測量利用所述集成電路來計算延遲值；利用計算出的延遲值來產(chǎn)生所述集成電路上的捕獲時鐘；和在所述集成電路從所述存儲器讀取數(shù)據(jù)的讀取操作期間，利用所述捕獲時鐘來從所有的存儲器組中并行捕獲所述存儲器數(shù)據(jù)信號。
11. 如權利要求IO所述的方法，其中，通過比較所述存儲器時鐘信號中的每一個與所述系統(tǒng)時鐘使用所述集成電路來進行相位誤差測量包括使用相位檢測器來測量所述存儲器時鐘信號中的每一個與所述系統(tǒng)時鐘之間的相移。
12. 如權利要求IO所述的方法，其中所述集成電路包括存儲器控制器、相位檢測器和多路復用器，并且其中通過比較所述存儲器時鐘信號中的每一個與所述系統(tǒng)時鐘使用所述集成電路進行相位誤差測量包括利用所述存儲器控制器來系統(tǒng)地調節(jié)所述多路復用器，使得所述存儲器時鐘信號中的每一個被系統(tǒng)地從所述多路復用器的各個輸入按路徑傳遞到所述相位檢測器。
13. 如權利要求10所述的方法，其中，基于所述相位誤差測量利用所述集成電路來計算所述延遲值包括基于所述相位誤差測量中的每--個計算平均延遲。
14. 如權利要求10所述的方法，其中，基于所述相位誤差測量利用所述集成電路來計算所述延遲值包括基于所述相位誤差測量中的每一個計算平均延遲，所述方法還包括調節(jié)延遲鎖定環(huán)來產(chǎn)生計算出的平均延遲。
15. 如權利耍求IO所述的方法，其中，所述集成電路包含相對所述系統(tǒng)時鐘被移動一個非零相位的給定時鐘，其中基于所述相位誤差測量利用所述集成電路來計算所述延遲值包括基于所述相位誤差測量屮的每一個計算平均延遲，并且其中利用計算出的延遲值產(chǎn)生所述集成電路上的捕獲時鐘包括使用所述平均延遲來產(chǎn)生所述捕獲時鐘。
16. 如權利要求10所述的方法，其中，所述集成電路包含延遲鎖定環(huán)電路，其中所述集成電路包含相對所述系統(tǒng)時鐘被移動一個非零相位的給定吋鐘，其中基于所述相位誤差測量利用所述集成電路來計算所述延遲值包括基于所述相位誤差測量中的每一個計算平均延遲，并且其中利用計算出的延遲值產(chǎn)生所述集成電路上的所述捕獲時鐘包括調節(jié)所述延遲鎖定環(huán)電路以將所述給定時鐘延遲計算出的延遲從而產(chǎn)生所述捕獲時鐘。
17. 如權利要求IO所述的方法，其中，所述集成電路包含接收參考時鐘并產(chǎn)生系統(tǒng)時鐘的鎖相環(huán)電路，其中所述集成電路包含延遲鎖定環(huán)電路，其中所述鎖相環(huán)電路產(chǎn)生相對所述系統(tǒng)時鐘移動一個非零相位的給定時鐘，其中所述給定時鐘由所述鎖相環(huán)電路提供給所述延遲鎖定環(huán)電路，其中所述集成電路包含存儲器控制器，其中基于所述相位誤差測量利用所述集成電路來計算所述延遲值包括利用所述存儲器控制器來基于所述相位誤差測量中的每一個計算平均延遲，并且其中利用計算出的延遲值產(chǎn)生所述集成電路上的所述捕獲時鐘包括通過利用所述存儲器控制器來調節(jié)所述延遲鎖定環(huán)電路以將所述給定時鐘延遲計算出的平均延遲從而產(chǎn)生所述捕獲時鐘。
18. 如權利要求IO所述的方法，其中，所述集成電路包含接收參考時鐘并產(chǎn)生系統(tǒng)時鐘的鎖相環(huán)電路，其中所述集成電路包含延遲鎖定環(huán)電路，其中所述鎖相環(huán)電路產(chǎn)生相對所述系統(tǒng)時鐘移動九十度的給定時鐘，其中所述給定時鐘由所述鎖相環(huán)電路提供給所述延遲鎖定環(huán)電路，其中所述集成電路包含存儲器控制器，其中所述集成電路包含相位檢測器，其中通過比較所述存儲器時鐘信號中的每一個與所述系統(tǒng)吋鐘利用所述集成電路來進行相位誤差測量包括利用所述相位檢測器來測量所述存儲器時鐘信號中的每一個與所述系統(tǒng)時鐘之間的相移，其中基于所述相位誤差測量利用所述集成電路來計算所述延遲值包括利用所述存儲器控制器來基于所述相位誤差測量中的每一個計算平均延遲，并且其中利用計算出的延遲值產(chǎn)生所述集成電路上的所述捕獲時鐘包括利用所述存儲器控制器來調節(jié)所述延遲鎖定環(huán)電路以將所述給定時鐘延遲計算出的平均延遲從而產(chǎn)生所述捕獲時鐘。
19. 如權利要求IO所述的方法，其中，通過比較所述存儲器時鐘信號中的每一個與所述系統(tǒng)時鐘利用所述集成電路來進行相位誤差測量包括在假讀操作期間通過系統(tǒng)地比較和每個存儲器組相關聯(lián)的存儲器時鐘信號與所述系統(tǒng)時鐘來進行相位誤差測量。
20. —種集成電路上的存儲器接口電路，所述集成電路被連接到具有多個存儲器組的存儲器上，其中每個存儲器組在存儲器時鐘線上提供各自的存儲器時鐘信號和在存儲器數(shù)據(jù)線上提供各自 一組相應的存儲器數(shù)據(jù)信號，所述存儲器接口電路包括產(chǎn)生鎖相環(huán)時鐘信號的鎖相環(huán)電路；多路復用器，其具有多個輸入，每個輸入被連接到與所述存儲器組中各自一個相關聯(lián)的存儲器時鐘線上并接收相應的存儲器時鐘信號，所述多路復用器還具有輸出，在該輸出處基于多路復用器控制信號提供所述存儲器時鐘信號中選定的一個；接收所述存儲器數(shù)據(jù)信號的多對數(shù)據(jù)捕獲寄存器，其中每對數(shù)據(jù)捕獲寄存器與所述存儲器數(shù)據(jù)線中的各自 一條關聯(lián)并且其中所述各對數(shù)據(jù)捕獲寄存器具有時鐘輸入；延遲鎖定環(huán)電路，其從所述鎖相環(huán)電路接收所述鎖相環(huán)時鐘信號并根據(jù)延遲鎖定環(huán)電路控制信號產(chǎn)生相應的捕獲時鐘，其中所述捕獲時鐘被提供給各對數(shù)據(jù)捕獲寄存器的所述時鐘輸入；相位檢測器，其比較在所述多路復用器的輸出處的選定的存儲器吋鐘信號與所述鎖相環(huán)時鐘信號，并產(chǎn)生相應的相位誤差信號；禾口存儲器控制器，其向所述多路復用器提供所述多路復用器控制信號以指示所述多路復用器系統(tǒng)地將所述存儲器控制信號中的每一個按路徑傳遞給所述相位檢測器，同時監(jiān)視由所述相位檢測器產(chǎn)生的對應于每個存儲器時鐘信號的相位誤差信號，所述存儲器控制器分析所述相位誤差信號，并且基于經(jīng)分析的相位誤差信號來向所述延遲鎖定環(huán)電路提供所述延遲鎖定環(huán)電路控制信號以調節(jié)所述延遲鎖定環(huán)電路從而產(chǎn)生所述捕獲時鐘的特定值。
全文摘要
本發(fā)明提供了諸如帶有存儲器接口電路的可編程邏輯器件集成電路這樣的集成電路。存儲器接口電路在一系列的假讀(dummy read)操作期間測量相關存儲器的時序特性。多路復用器和相位檢測器用于測量與系統(tǒng)時鐘信號相比的存儲器組時鐘信號的相移。存儲器接口電路利用這些測量值來調節(jié)延遲鎖定環(huán)電路。該延遲鎖定環(huán)電路產(chǎn)生捕獲時鐘，該捕獲時鐘被用于從存儲器讀取數(shù)據(jù)。
文檔編號G06F1/00GK101467115SQ200780002259
公開日2009年6月24日 申請日期2007年4月3日 優(yōu)先權日2006年4月7日
發(fā)明者A·H·伯尼, S·K·洽格里阿 申請人:阿爾特拉公司