一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及相位檢測(cè)技術(shù)領(lǐng)域，尤其涉及一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路。
【背景技術(shù)】
[0002]目前，隨著對(duì)收發(fā)系統(tǒng)的性能需求不斷增加，數(shù)據(jù)傳輸速率不斷提高。在高速系統(tǒng)中，芯片外部和內(nèi)部的噪聲都會(huì)對(duì)信號(hào)質(zhì)量造成顯著影響。為了提高信號(hào)完整性，需要在收發(fā)機(jī)的接收端提供一個(gè)時(shí)鐘，使其與接收到的數(shù)據(jù)之間有著十分確定的相位關(guān)系，以便在數(shù)據(jù)的“最佳”點(diǎn)，即每個(gè)比特的中間點(diǎn)采樣。這就需要在接收端采用時(shí)鐘數(shù)據(jù)恢復(fù)電路進(jìn)行時(shí)鐘恢復(fù)和數(shù)據(jù)提純。
[0003]基于延時(shí)鎖相環(huán)(Delay Locked Loop，DLL)的時(shí)鐘數(shù)據(jù)恢復(fù)(Clock and DataRecovery，CDR)電路用壓控延時(shí)鏈(Voltage Controlled Dealy Line, VCDL)代替了壓控振蕩器(Voltage Controlled Oscillator, VCO)，且直接將輸入基準(zhǔn)時(shí)鐘提供給延遲鎖定環(huán)路。VCDL單元的引入不僅提高了環(huán)路穩(wěn)定性容限，同時(shí)消除了積累抖動(dòng)的問(wèn)題。另一方面，由于頻率鎖定環(huán)路直接給相位跟蹤環(huán)路提供高速時(shí)鐘，在多通路應(yīng)用時(shí)可以實(shí)現(xiàn)環(huán)路共享，因而大大降低鏈路中收發(fā)機(jī)的功耗。因此，DLL結(jié)構(gòu)被廣泛應(yīng)用于時(shí)鐘數(shù)據(jù)恢復(fù)電路中。
[0004]由于時(shí)鐘數(shù)據(jù)恢復(fù)電路接收的數(shù)據(jù)是隨機(jī)信號(hào)，并不是單一頻率的波形信號(hào)，因此CDR中采用的鑒相器不同于鎖相環(huán)中的鑒相器，需要采用隨機(jī)數(shù)據(jù)鑒相器，其特征是根據(jù)信號(hào)的跳變沿獲得相位信息。因此需要合理設(shè)計(jì)相位檢測(cè)電路，使其正確檢測(cè)周期性時(shí)鐘和隨機(jī)數(shù)據(jù)之間的相位關(guān)系。

【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問(wèn)題是如何提供一種應(yīng)用于DLL結(jié)構(gòu)CDR電路中的相應(yīng)檢測(cè)電路，能夠正確檢測(cè)周期性時(shí)鐘和隨機(jī)數(shù)據(jù)之間的相位關(guān)系的半速率相位檢測(cè)電路，簡(jiǎn)化電路復(fù)雜度，降低硬件實(shí)現(xiàn)成本的關(guān)鍵問(wèn)題。
[0006]為此目的，本發(fā)明提出了一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路，包括:
[0007]第一 NMOS晶體管Mnl、第二 NMOS晶體管Mn2、第一 PMOS晶體管Mpl、第二 PMOS晶體管Mp2、20ps延時(shí)單元Dly_l、20ps延時(shí)單元Dly_2、異或門(mén)xor、同或門(mén)nxor、反相器invl、反相器inv2 ；
[0008]其中，所述20ps延時(shí)單元Dly_l的輸入端接輸入數(shù)據(jù)data ;所述20ps延時(shí)單元Dly_l的輸出端接延時(shí)數(shù)據(jù)Dd ;所述異或門(mén)xor的兩個(gè)輸入端分別接輸入數(shù)據(jù)data和延時(shí)數(shù)據(jù)Dd ;所述反相器invl的輸入端接異或門(mén)xor的輸出端；所述第一 NMOS晶體管Mnl的柵極接90°相位時(shí)鐘clkq+ ;所述第一 NMOS晶體管Mnl的漏極接所述異或門(mén)xor的輸出端；所述第一 NMOS晶體管Mnl的源極接地電平；所述第二 PMOS晶體管Mp2的柵極接所述反相器invl的輸出端；所述第二 PMOS晶體管Mp2的源極接輸入時(shí)鐘elk ;所述20ps延時(shí)單元Dly_2的輸入端接輸入數(shù)據(jù)data ;所述20ps延時(shí)單元Dly_2的輸出端接延時(shí)數(shù)據(jù)Dd ;所述同或門(mén)nxor的兩個(gè)輸入端分別接輸入數(shù)據(jù)data和延時(shí)數(shù)據(jù)Dd ;所述反相器inv2的輸入端接同或門(mén)nxor的輸出端；所述第一 PMOS晶體管Mpl的柵極接270°相位時(shí)鐘clkq-;所述第一 PMOS晶體管Mpl的漏極接所述同或門(mén)nxor的輸出端；所述第一 PMOS晶體管Mpl的源極接電源電壓VDD ;所述第二 NMOS晶體管Mn2的柵極接所述反相器inv2的輸出端；所述第二 NMOS晶體管Mn2的源極接輸入時(shí)鐘elk。
[0009]具體地，由所述延時(shí)單元Dly_l與所述延時(shí)單元Dly_2的時(shí)延獲取所述異或門(mén)xor與同或門(mén)nxor輸出信號(hào)的脈沖寬度。
[0010]具體地，所述反相器invl與所述反相器inv2，用于控制所述第二 PMOS晶體管Mp2與第二 NMOS晶體管Mn2柵極信號(hào)的驅(qū)動(dòng)強(qiáng)度。
[0011]具體地，所述第二 PMOS晶體管Mp2和第二 NMOS晶體管Mn2構(gòu)成的傳輸門(mén)，用于控制E點(diǎn)和F點(diǎn)脈沖信號(hào)對(duì)輸入時(shí)鐘elk的采樣結(jié)果傳輸?shù)娇刂齐妷篤c節(jié)點(diǎn)。
[0012]具體地，所述輸入時(shí)鐘elk和輸入隨機(jī)數(shù)據(jù)data為相位檢測(cè)電路的輸入信號(hào)，其中，若data超前elk，則對(duì)所述控制電壓Vc進(jìn)行減小操作，若data落后elk，則對(duì)所述控制電壓Vc進(jìn)行增大操作。
[0013]本發(fā)明公開(kāi)了一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路，半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路工作在半速率時(shí)鐘條件下，在輸入data的上升沿和下降沿對(duì)輸入時(shí)鐘信號(hào)elk的上升沿進(jìn)行檢測(cè)，判別兩者之間的相位關(guān)系并產(chǎn)生相應(yīng)的控制電壓。半速率時(shí)鐘相位檢測(cè)電路綜合鑒相器和電荷泵的功能并且全部采用數(shù)字邏輯單元實(shí)現(xiàn)，降低了電路功率消耗和硬件實(shí)現(xiàn)代價(jià)。
【附圖說(shuō)明】
[0014]通過(guò)參考附圖會(huì)更加清楚的理解本發(fā)明的特征和優(yōu)點(diǎn)，附圖是示意性的而不應(yīng)理解為對(duì)本發(fā)明進(jìn)行任何限制，在附圖中:
[0015]圖1示出了本發(fā)明實(shí)施例中的一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路的電路圖；
[0016]圖2示出了本發(fā)明實(shí)施例中的一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路的功能示意圖；
[0017]圖3示出了本發(fā)明實(shí)施例中的一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路工作過(guò)程中的仿真結(jié)果示意圖；
[0018]圖4示出了本發(fā)明實(shí)施例中的一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路應(yīng)用于一種基于DLL結(jié)構(gòu)的半速率時(shí)鐘數(shù)據(jù)恢復(fù)電路的結(jié)構(gòu)示意圖；
[0019]圖5示出了本發(fā)明實(shí)施例中的一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路應(yīng)用于一種基于DLL結(jié)構(gòu)的半速率時(shí)鐘數(shù)據(jù)恢復(fù)電路的仿真輸出結(jié)果示意圖。
【具體實(shí)施方式】
[0020]本發(fā)明提供了一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路其綜合鑒相器和電荷泵的功能，相位檢測(cè)子電路工作在半速率時(shí)鐘條件下，同時(shí)兼顧隨機(jī)數(shù)據(jù)鑒相器和電荷泵的功能，相位檢測(cè)電路檢測(cè)接收數(shù)據(jù)data和時(shí)鐘elk之間的相位信息，產(chǎn)生控制電壓值Vc，控制電壓經(jīng)過(guò)一階濾波電容濾波后，作為壓控延時(shí)鏈的延時(shí)控制電壓，對(duì)壓控延時(shí)鏈進(jìn)行控制，最終實(shí)現(xiàn)接收數(shù)據(jù)data和時(shí)鐘elk的相位對(duì)準(zhǔn)。
[0021]下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行詳細(xì)描述。
[0022]為了更好的理解與應(yīng)用本發(fā)明提出的一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路，以如下附圖示例進(jìn)行詳細(xì)說(shuō)明。
[0023]如圖1所示，本發(fā)明提供了一種半速率隨機(jī)數(shù)據(jù)相位檢測(cè)電路，包括:第一NMOS晶體管Mnl、第二 NMOS晶體管Mn2、第一 PMOS晶體管Mpl、第二 PMOS晶體管Mp2、20ps延時(shí)單元Dly_l、20ps延時(shí)單元Dly_2、異或門(mén)xor、同或門(mén)nxor、反相器invl、反相器inv2。
[0024]具體地，20ps延時(shí)單元Dly_l的輸入端接輸入數(shù)據(jù)data ;20ps延時(shí)單元Dly_l的輸出端接延時(shí)數(shù)據(jù)Dd ;異或門(mén)xor的兩個(gè)輸入端分別接輸入數(shù)據(jù)data和延時(shí)數(shù)據(jù)Dd ;反相器invl的輸入端接異或門(mén)xor的輸出端；第一 NMOS晶體管Mnl的柵極接90°相位時(shí)鐘clkq+ ;第一 NMOS晶體管Mnl的漏極接異或門(mén)xor的輸出端；第一 NMOS晶體管Mnl的源極接地電平；第二 PMOS晶體管Mp2的柵極接反相器invl的輸出端；第二 PMOS晶體管Mp2的源極接輸入時(shí)鐘elk ;20ps延時(shí)單元Dly_2的輸入端接輸入數(shù)據(jù)data ;20ps延時(shí)單元Dly_2的輸出端接延時(shí)數(shù)據(jù)Dd ;同或門(mén)nxor的兩個(gè)輸入端分別接輸入數(shù)據(jù)data和延時(shí)數(shù)據(jù)Dd ；反相器inv2的輸入端接同或門(mén)nxor的輸出端；第一 PMOS晶體管Mpl的柵極接270°相位時(shí)鐘clkq-;第一 PMOS晶體管Mpl的漏極接同或門(mén)nxor的輸出端；第一 PMOS晶體管Mpl的源極接電源電壓VDD ;第二 NMOS晶體管Mn2的柵極接反相器inv2的輸出端；第二 NMOS晶體管Mn2的源極接輸入時(shí)鐘elk。
[0025]進(jìn)一步地，相位檢測(cè)電路工作在半速率時(shí)鐘頻率下，即輸入基準(zhǔn)時(shí)鐘elk和輸入數(shù)據(jù)data具有相同的頻率，根據(jù)輸入數(shù)據(jù)以及輸入時(shí)鐘的相位，調(diào)節(jié)控制電壓的值。
[0026]更進(jìn)一步地，相位檢測(cè)電路綜合鑒相器單元和電荷泵單元的功能，用于檢測(cè)輸入數(shù)據(jù)與輸入時(shí)鐘的相位關(guān)系，若輸入數(shù)據(jù)的跳變沿超前與輸入時(shí)鐘的上升沿，則減小控制電壓；若輸入數(shù)據(jù)的跳變沿落后與輸入時(shí)鐘的上升沿，則增大控制電壓。其中，相位檢測(cè)電路的輸出信號(hào)經(jīng)過(guò)一階濾波電容后得到調(diào)節(jié)VCDL延時(shí)控制電壓Vc。
[0027]更進(jìn)一步地，由隨機(jī)數(shù)據(jù)相位檢測(cè)電路中的延時(shí)單元Dly_l和Dly_2的時(shí)延確定異或門(mén)xor和同或門(mén)nxor輸出信號(hào)的脈沖寬度。反相器invl和inv2用于增強(qiáng)控制第二PMOS晶體管Mp2和第二 NMOS晶體管Mn2柵極信號(hào)的驅(qū)動(dòng)強(qiáng)度。其中，第二 PMOS晶體管Mp2和第二 NMOS晶體管Mn2構(gòu)成的傳輸門(mén)用于保證控制E點(diǎn)和F點(diǎn)脈沖信號(hào)對(duì)輸入時(shí)鐘elk的采樣結(jié)果充分傳輸?shù)娇刂齐妷篤c節(jié)點(diǎn)。
[0028]更進(jìn)一步地，隨機(jī)數(shù)據(jù)相位檢測(cè)電路的工作原理是在輸入數(shù)據(jù)data的跳變沿完成對(duì)輸入時(shí)鐘el