專利名稱：快速多周期二進(jìn)制及十進(jìn)制加法器單元的高度并行結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種將兩個(gè)浮點(diǎn)操作數(shù)A和B相加的加法器電路，并且特別地，涉及一種處理十進(jìn)制操作數(shù)的加法器電路，其中每一個(gè)十進(jìn)制數(shù)位0到9具有一個(gè)二進(jìn)制4位表示。
背景技術(shù)：
在十進(jìn)制加法器中，任何一個(gè)0到9的十進(jìn)制數(shù)位由一個(gè)4位組來(lái)表示。由于4位必然覆蓋從十進(jìn)制數(shù)0到15的范圍，通常對(duì)應(yīng)著十進(jìn)制數(shù)10，11，12，13，14，15的不用的六個(gè)最高組1010，1011，1100，1101，1110，1111被從進(jìn)一步的計(jì)算中排除。
在當(dāng)今的高端計(jì)算機(jī)系統(tǒng)中，對(duì)于十進(jìn)制算法和計(jì)算的需求漸長(zhǎng)。這就涉及了浮點(diǎn)十進(jìn)制數(shù)。這類應(yīng)用的操作數(shù)的寬度的范圍為32位甚至為更多位(＞128位)。因此無(wú)法達(dá)到如今的千兆赫設(shè)計(jì)的單周期方法。而必要代之以多個(gè)執(zhí)行周期。然而，這導(dǎo)致了新的臨界路徑并且要求對(duì)于現(xiàn)有技術(shù)的加法器方案的結(jié)構(gòu)性的改變。
至于處理長(zhǎng)度為64位的操作數(shù)的技術(shù)方案的情形。參考美國(guó)專利No.6,292,819，其在此通過(guò)參考被引入，可以在當(dāng)前可用的處理單元的一個(gè)周期內(nèi)完成。在這類現(xiàn)有技術(shù)的加法器結(jié)構(gòu)中，有一條最為臨界的路徑通過(guò)進(jìn)位邏輯(上述US專利的圖2中指示為C1)，其生成進(jìn)位到每一個(gè)數(shù)位。
特別地，根據(jù)現(xiàn)有技術(shù)對(duì)于特別的“十進(jìn)制適配電路”其在此處稱為“加前邏輯”的十進(jìn)制加法運(yùn)算進(jìn)行了一個(gè)(十進(jìn)制)按位運(yùn)算(操作數(shù)A加操作數(shù)B加6)。數(shù)位的進(jìn)位輸出表示了是否需要進(jìn)行數(shù)位和的條件修正。
對(duì)于十進(jìn)制減法在所述的加前電路中進(jìn)行了一個(gè)操作數(shù)A減去操作數(shù)B的獨(dú)立的減法，并且當(dāng)進(jìn)位輸出結(jié)果是0的時(shí)候數(shù)位和減6。否則和即已經(jīng)被修正。
平行于主進(jìn)位網(wǎng)路C1，其對(duì)于每個(gè)數(shù)位產(chǎn)生“熱”進(jìn)位，準(zhǔn)備了對(duì)于加/減的所有可能的數(shù)位和計(jì)算。這就是A加B加6，A加B，A減B，以及A減B減6，這些預(yù)加的每一個(gè)都分別利用一個(gè)所假設(shè)的進(jìn)位輸入0及1來(lái)進(jìn)行。根據(jù)運(yùn)算，4位加前cy0到cy3的適當(dāng)進(jìn)位輸出通過(guò)指出是否需要對(duì)數(shù)位和進(jìn)行修正從而定義了數(shù)位和的正確選擇。
關(guān)于定時(shí)目的可以看出，通過(guò)加前邏輯到cy0，cy1，cy2，cy3并接著到多路器M50和M60的選擇信號(hào)的路徑與產(chǎn)生進(jìn)位(CyIn)到每一個(gè)數(shù)位的進(jìn)位邏輯的延時(shí)構(gòu)成競(jìng)爭(zhēng)。對(duì)于單周期的方法，其中進(jìn)位邏輯必須處理長(zhǎng)度為64位的操作數(shù)，不會(huì)產(chǎn)生問(wèn)題。進(jìn)位產(chǎn)生12無(wú)疑是最為臨界的網(wǎng)。
然而，對(duì)于多周期的方法，對(duì)于施加了幾個(gè)千兆赫的高時(shí)鐘頻率，其中所處理的操作數(shù)據(jù)塊較小，例如，16位，由于進(jìn)位產(chǎn)生邏輯相對(duì)更快因此競(jìng)爭(zhēng)就會(huì)很強(qiáng)。產(chǎn)生多路器M50和M60的選擇信號(hào)的路徑延遲等于產(chǎn)生進(jìn)位輸入Carry-Ins的延遲。這樣，加前邏輯就非常不利地過(guò)慢，并且ADDCYOUT以及SUBCARRYOUT信號(hào)以及各個(gè)多路器控制信號(hào)就會(huì)太遲地到達(dá)將來(lái)自進(jìn)位產(chǎn)生邏輯的輸入信號(hào)以及加前邏輯的輸入信號(hào)進(jìn)行合并的多路器M70。這樣，非常不利地，這種現(xiàn)有技術(shù)不能被用于高時(shí)鐘頻率和短操作數(shù)，例如2周期加法器結(jié)構(gòu)中的32位。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種加法器電路，其克服了上述的不利之處。
本發(fā)明的目的通過(guò)所附的獨(dú)立權(quán)利要求所列出的特征得以實(shí)現(xiàn)。本發(fā)明的進(jìn)一步優(yōu)勢(shì)安排以及本發(fā)明的實(shí)施例在各個(gè)從屬權(quán)利要求中得以闡明?，F(xiàn)參照所附的權(quán)利要求。
根據(jù)其第一基本方面，本發(fā)明公開(kāi)了一種加法器電路用于將兩個(gè)十進(jìn)制操作數(shù)A和B相加，其中每一個(gè)十進(jìn)制數(shù)0到9具有一個(gè)二進(jìn)制的4位表示，并且進(jìn)行按位的操作數(shù)A加操作數(shù)B加6的運(yùn)算，其中數(shù)位的進(jìn)位輸出指示著，是否需要數(shù)位和的修正。
所述的加法器電路包括a)第一進(jìn)位支路用以產(chǎn)生“熱”進(jìn)位到每一個(gè)數(shù)位；b)第二加法器支路用以預(yù)算對(duì)于假設(shè)的進(jìn)位輸入0和1的所有可能的數(shù)位和A加B，A減B，A加B加6，以及A減B減6，特征在于c)加前邏輯用以從輸入操作數(shù)直接計(jì)算進(jìn)位輸出cy0，cy1，cy2，cy3；d)所述的加前邏輯完成下面的表達(dá)式(1)或是其邏輯等效Cy0＝g0+(g1*p0)+(g2*p0*p1)+(g3*p0*p1*p2)；Cy1＝g0+(g1*p0)+(g2*p0*p1)+(p0*p1*p2*p3)；Cy2＝g0+(p0*p1)+(p0*p2)+(p0*g3)+(g1*p2)+(g1*g3)+(p1*g2*g3)；Cy3＝g0+(p0*p1)+(p0*p2)+(p0*p3)+(g1*p2)+(g1*p3)+(p1*g2*p3)；具有以下的注釋g＝用gi＝Ai*Bi生成；p＝用pi＝Ai+Bi傳播+＝邏輯OR*＝邏輯AND這樣本發(fā)明介紹了一種新的邏輯結(jié)構(gòu)，其中進(jìn)位由輸入操作數(shù)A和B直接計(jì)算，以避免了通往選擇信號(hào)Sel0，Sel1，Sel2和Sel3的臨界路徑。進(jìn)一步，本發(fā)明的進(jìn)位產(chǎn)生避免了將加6或減6運(yùn)算包括在進(jìn)位計(jì)算中。換句話說(shuō)，加前邏輯塊的進(jìn)位輸出的定時(shí)臨界選通就不再使用。
對(duì)于所有的定時(shí)臨界功能，可以使用減少的輸入數(shù)據(jù)組，也就是有效的十進(jìn)制數(shù)據(jù)且不存在的十進(jìn)制數(shù)(10-15)就不需要通過(guò)單獨(dú)的校驗(yàn)邏輯進(jìn)行排除。這樣就減少了邏輯功能的復(fù)雜性。
進(jìn)一步，現(xiàn)在多路器M1和M2的選擇是正交的，也就是，信號(hào)Sel_mux0/2是(Sel_mux1/3)的補(bǔ)碼，由于如果使用了快速傳送選通多路器，就要求多路器實(shí)現(xiàn)“XOR”性能。這樣，這個(gè)條件就自動(dòng)為真，并且由于不需要單獨(dú)的優(yōu)先邏輯，電路就會(huì)很快。
Cy0和Cy1輸入是固定的，也就是，A操作數(shù)為正，而僅在減法模式時(shí)需要操作數(shù)B方為負(fù)。
并且Cy2和Cy3輸入是固定的，操作數(shù)A和操作數(shù)B為正僅用于加法模式。這樣，具有優(yōu)勢(shì)地，就無(wú)需在加法和減法之間進(jìn)行轉(zhuǎn)換的轉(zhuǎn)換裝置。
進(jìn)一步，本發(fā)明基本上適合超高速加法器結(jié)構(gòu)，其中字長(zhǎng)減少，例如在2周期的結(jié)構(gòu)中，其中16位的塊被處理。
Cy0到Cy3代表著A加/減B加C的功能，其中C是常數(shù)0，1，6或7。因此如果需要，本發(fā)明方法還可以用于非-十進(jìn)制加法器的環(huán)境下并且用于在單個(gè)數(shù)位位置上具有多于一個(gè)的進(jìn)位的加法運(yùn)算，具有有限輸入范圍的3端口加法。
本發(fā)明同時(shí)適用于整數(shù)和浮點(diǎn)以及適用于二進(jìn)制和十進(jìn)制(不動(dòng)點(diǎn)和浮點(diǎn))運(yùn)算。這樣，本發(fā)明并不特定于浮點(diǎn)運(yùn)算。


本發(fā)明通過(guò)使用例子進(jìn)行說(shuō)明但是并不限于附形的形式，其中圖1是現(xiàn)有技術(shù)的64位十進(jìn)制加法器的進(jìn)位部分的方框圖；圖2是根據(jù)本發(fā)明的加法器的各個(gè)塊的方框圖；圖3是表示控制信號(hào)any_add，dec_add，dec_sub的設(shè)定及其各自的功能的總覽表。
具體實(shí)施例方式
參考全部的附圖并且特別參考圖2對(duì)加法器的發(fā)明的數(shù)位選擇電路的優(yōu)選實(shí)施例進(jìn)行更詳細(xì)的描述，其具有優(yōu)勢(shì)地適于當(dāng)今關(guān)于具有128位或更多長(zhǎng)度的操作數(shù)的高端計(jì)算機(jī)系統(tǒng)的十進(jìn)制算法和計(jì)算，其中4位的組代表一個(gè)十進(jìn)制數(shù)位。該圖表示了一個(gè)這樣的十進(jìn)制數(shù)位的處理。本發(fā)明并不注重實(shí)際的加法。
應(yīng)當(dāng)注意的是在附圖中符號(hào)“A+B”意味著加法運(yùn)算而不是邏輯OR運(yùn)算。而“A-B”則意味著減法。
加法器部分在其附圖的上部具有和現(xiàn)有技術(shù)在圖1中引用的類似的結(jié)構(gòu)。且其可以根據(jù)控制信號(hào)被用于十進(jìn)制加/減運(yùn)算以及二進(jìn)制運(yùn)算，如下所示如果指示為dec_add(十進(jìn)制加)以及dec_sub(十進(jìn)制減)并且控制著多路器M5和M6的控制信號(hào)不是正交的，加法器結(jié)構(gòu)就會(huì)錯(cuò)誤地進(jìn)行二進(jìn)制加/減。這就是當(dāng)dec_add＝0且dec_sub＝0的情況，也參見(jiàn)圖3。
框14內(nèi)的四個(gè)支路構(gòu)造近似而且除了進(jìn)位輸出值Cy0，Cy1，Cy2，Cy3的產(chǎn)生外，如上引美國(guó)專利中所描述的那樣工作，這里參見(jiàn)圖2的描述。對(duì)于二進(jìn)制運(yùn)算僅使用了較低的兩個(gè)支路，對(duì)于十進(jìn)制運(yùn)算，所有的四個(gè)支路都使用了。
根據(jù)本發(fā)明的實(shí)施例，一個(gè)邏輯塊22，標(biāo)識(shí)為“加前進(jìn)位PCY”，從源操作數(shù)A和B直接產(chǎn)生與十進(jìn)制系統(tǒng)的4位聯(lián)系的進(jìn)位信號(hào)Cy0到Cy3。該邏輯塊優(yōu)勢(shì)地具有來(lái)自輸入操作數(shù)A和B的直接輸入，如圖所示。該加前邏輯塊22根據(jù)公式(1A)到(1D)產(chǎn)生進(jìn)位Cy0到Cy3。
(1A)Cy0＝g0+(g1*p0)+(g2*p0*p1)+(g3*p0*p1*p2)；(1B)Cy1＝g0+(g1*p0)+(g2*p0*p1)+(p0*p1*p2*p3)；(1C)
Cy2＝g0+(p0*p1)+(p0*p2)+(p0*g3)+(g1*p2)+(g1*g3)+(p1*g2*g3)；(1D)Cy3＝g0+(p0*p1)+(p0*p2)+(p0*p3)+(g1*p2)+(g1*p3)+(p1*g2*p3)；對(duì)于i＝0...3，具有產(chǎn)生信號(hào)gi＝Ai*Bi，傳播信號(hào)pi＝Ai+Bi。
該進(jìn)位的產(chǎn)生平行于按位加/減6邏輯，多路器M5/M6，以及計(jì)算A+/-B以及A+B+6/A-6-B的塊的和產(chǎn)生而完成的。
對(duì)于多路器M1和M2的控制是利用如下的信號(hào)而完成的Sel_mux0＝not(Sel_mux1)Sel_mux1＝(dec_add*cy)+(dec_sub*not(cyO))Sel_mux2＝not(Sel_mux3)Sel_mux3＝(dec_add*cy3)+(dec_sub*not(cy1))這樣，如上所述的優(yōu)勢(shì)，反向選擇信號(hào)mux_sel1就等同于mux_sel0而反向選擇信號(hào)mux_sel3等同于mux_sel2。
通過(guò)上述的公式(1A)到(1D)，在多路器M1和M2的選擇信號(hào)可以保持跟上在處理來(lái)自進(jìn)位產(chǎn)生電路12以及加前邏輯14的信號(hào)的多路器M3的選擇定時(shí)。具有優(yōu)勢(shì)地，如圖3所示只有三個(gè)控制信號(hào)控制著單元的功能。
本領(lǐng)域的技術(shù)人員可以理解的是，本發(fā)明致力于對(duì)于數(shù)位和的條件修正的數(shù)位進(jìn)位產(chǎn)生。發(fā)明特點(diǎn)并不限定運(yùn)算的錯(cuò)誤模式，其為一二進(jìn)制加或減。
進(jìn)一步，本發(fā)明原理可以用于覆蓋分別具有更大操作數(shù)寬度的3周期或更多周期的加運(yùn)算。
權(quán)利要求
1.一種加法器電路用于將兩個(gè)二進(jìn)制或十進(jìn)制操作數(shù)A和B相加，其中在十進(jìn)制操作數(shù)的情況下每一個(gè)十進(jìn)制數(shù)位0到9具有一個(gè)二進(jìn)制4位表示，并且其中十進(jìn)制-按位運(yùn)算的執(zhí)行包括數(shù)位和計(jì)算操作數(shù)A加操作數(shù)B加6；操作數(shù)A減操作數(shù)B減6；操作數(shù)A加操作數(shù)B；操作數(shù)A減操作數(shù)B；其中十進(jìn)制數(shù)位的進(jìn)位輸出指示著是否需要對(duì)數(shù)位和進(jìn)行修正，所述加法器電路包括a)第一進(jìn)位支路(12)用以產(chǎn)生“熱”進(jìn)位到每個(gè)數(shù)位中；b)第二加法器支路(14)用以分別預(yù)算對(duì)于十進(jìn)制操作數(shù)，假設(shè)進(jìn)位輸入值0和1的，所有可能的數(shù)位和，A加B，A減B，A加B加6，A減6減B，其特征在于c)加前邏輯(22)，用于從輸入操作數(shù)直接計(jì)算出進(jìn)位輸出值cy0，cy1，cy2以及cy3；d)所述的加前邏輯(22)完成下面的表達(dá)式(1)或其邏輯等效Cy0＝g0+(g1*p0)+(g2*p0*p1)+(g3*p0*p1*p2)；(1A)Cy1＝g0+(g1*p0)+(g2*p0*p1)+(p0*p1*p2*p3)；(1B)Cy2＝g0+(p0*p1)+(p0*p2)+(p0*g3)+(g1*p2)+(g1*g3)+(p1*g2*g3)；(1C)Cy3＝g0+(p0*p1)+(p0*p2)+(p0*p3)+(g1*p2)+(g1*p3)+(p1*g2*p3)；(1D)。
2.根據(jù)權(quán)利要求1的加法器電路，其中36個(gè)4位數(shù)字在兩個(gè)周期內(nèi)被計(jì)算以執(zhí)行十進(jìn)制加法運(yùn)算或二進(jìn)制加法運(yùn)算。
3.根據(jù)權(quán)利要求1的加法器電路，其中16位操作數(shù)在一個(gè)周期內(nèi)被處理。
4.根據(jù)權(quán)利要求1的加法器電路，其中提供了轉(zhuǎn)換控制(M5，M6)用于在二進(jìn)制運(yùn)算模式和十進(jìn)制運(yùn)算模式間進(jìn)行選擇。
5.包括根據(jù)前述權(quán)利要求中的一個(gè)的加法器電路的計(jì)算機(jī)系統(tǒng)。
6.運(yùn)算加法器單元的方法，其特征在于包括步驟a)將輸入操作數(shù)供給到加前進(jìn)位邏輯(22)，其根據(jù)如下表達(dá)式(1)執(zhí)行一邏輯或其等效b)Cy0＝g0+(g1*p0)+(g2*p0*p1)+(g3*p0*p1*p2)；(1A)Cy1＝g0+(g1*p0)+(g2*p0*p1)+(p0*p1*p2*p3)；(1B)Cy2＝g0+(p0*p1)+(p0*p2)+(p0*g3)+(g1*p2)+(g1*g3)+(p1*g2*g3)；(1C)Cy3＝g0+(p0*p1)+(p0*p2)+(p0*p3)+(g1*p2)+(g1*p3)+(p1*g2*p3)；(1D)。
全文摘要
本發(fā)明涉及一種加法器電路用于將兩個(gè)二進(jìn)制或兩個(gè)十進(jìn)制操作數(shù)A和B相加，并且特別地，指的是這樣一種處理十進(jìn)制操作數(shù)的加法器電路，其中每一個(gè)十進(jìn)制數(shù)位0到9具有一個(gè)二進(jìn)制4位表示。進(jìn)一步，所述加法器電路包括a)第一進(jìn)位支路(12)；b)第二加法器支路(14)；以及c)加前邏輯(22)。
文檔編號(hào)G06F7/50GK1731344SQ200510079668
公開(kāi)日2006年2月8日 申請(qǐng)日期2005年6月24日 優(yōu)先權(quán)日2004年8月5日
發(fā)明者威廉·哈勒爾, 霍爾格·韋特爾, 李何雯, 邁克爾·羅伯特·凱利 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司