專利名稱：二進制加法器電路及生產(chǎn)其中使用的進位邏輯電路的方法
技術領域：
本發(fā)明一般涉及二進制加法器電路，并尤其涉及數(shù)字處理器中使用的快速二進制加法器電路。
背景技術：
現(xiàn)代處理器(例如微處理器)通常包括一些二進制加法器電路(即“加法器”)。例如，在執(zhí)行加減乘除的整數(shù)算術邏輯單元(ALU)中通常使用一個加法器。浮點處理器可包括兩個加法器一個用于處理尾數(shù)，另一個用于處理指數(shù)?？墒褂酶郊蛹臃ㄆ饕杂嬎銉?nèi)存存取和轉(zhuǎn)移指令的相對地址。
在許多處理器設計中，ALU中執(zhí)行加法運算所需的時間限制了處理器的速度。一般而言，二進制加法器是現(xiàn)代處理器的性能要求高的組件。而且，隨著處理器時鐘信號頻率增加且周期減小，在處理器時鐘信號的單個循環(huán)期間，實現(xiàn)能產(chǎn)生和以及進位信號的“寬”加法器(例如64位加法器)變得格外困難。
雖然以動態(tài)邏輯實現(xiàn)的加法器計算和以及進位信號可快于靜態(tài)邏輯實現(xiàn)，但由于動態(tài)邏輯電路通常較高的功耗和對噪音的增加的敏感度，靜態(tài)邏輯器件仍是令人滿意的。
“快”靜態(tài)加法器設計的多樣性包括超前進位加法器和進位選擇加法器。在典型的超前進位加法器中，加數(shù)A和被加數(shù)B被分為多個部分或“塊”AI和BI。一般而言，將每一塊中的位和來自前一塊的進位(例如進位輸入(carry in))相加以形成和以及該塊的進位輸出(carry out)。對每一塊計算生成信號GI和傳播信號PI，并將它們邏輯組合以計算該進位輸出。
PI＝AI+BI其中‘+’表示邏輯OR(或者PI＝AI XOR BI)GI＝AI·BI其中‘·’表示邏輯ANDCarry In＝CI+1(其中較低編號位更有效(significant))Carry Out＝CI＝GI+PI·CI+1(其中較低編號位更有效)Sum＝AIXOR BIXOR CI(或Sum＝PIXOR CI，其中PI＝AIXOR BI)
該超前進位技術通過允許重疊進位信號計算(即，允許實質(zhì)并行計算該進位信號)而節(jié)省時間。
與其它靜態(tài)加法器實現(xiàn)(例如超前進位加法器)相比，進位選擇加法器具有相對小的門輸出端數(shù)(每一門輸出驅(qū)動的門輸入的數(shù)目)和相對小的門級數(shù)目，所以它們也是很通用的選擇。在典型進位選擇加法器中，與在典型超前進位加法器中一樣，加數(shù)A和被加數(shù)B被分為多個部分或塊。一般而言，將每一塊中的位和來自前一塊的進位(例如進位輸入)相加以形成和以及該塊的進位輸出。
與超前進位加法器不同的是，進位選擇加法器對每一塊執(zhí)行兩個單獨加法運算一個進位輸入(即假設進位輸入)為‘0’，另一個進位輸入(即假設進位輸入)為‘1’。這兩個加法運算的結果稱為“預和(presums)”，并通常被提供給多路復用器的輸入。使用前一塊產(chǎn)生的進位輸出來控制該多路復用器，以使該多路復用器能選擇正確預和。前一塊產(chǎn)生的進位輸出也確定當前塊產(chǎn)生的進位輸出。該進位選擇技術通過計算所有可能預和，然后根據(jù)實際進位信號而從這些預和中選擇，從而節(jié)省時間。
隨著處理器時鐘信號頻率繼續(xù)增加，存在對能在更短時間周期內(nèi)產(chǎn)生和以及進位信號的加法器的持續(xù)需求。

發(fā)明內(nèi)容
公開了一種包括連接至選擇邏輯的進位邏輯電路的二進制加法器電路。該進位邏輯電路接收組生成信號和組傳播信號，并根據(jù)該組生成信號和組傳播信號而產(chǎn)生一對補充進位信號。該選擇邏輯接收第一預和、第二預和，及所述一對補充進位信號，并根據(jù)所述一對補充進位信號而產(chǎn)生所述第一預和或第二預和。
公開了用于產(chǎn)生在加法器電路中使用的進位邏輯電路的方法。所述方法包括在沿著該進位邏輯電路的關鍵定時路徑的每一位置執(zhí)行一些操作。在一種方法中，將執(zhí)行組生成邏輯函數(shù)GI，I+1＝GIOR GI+1AND PI，其中GI和GI+1是生成信號，PI是傳播信號。當GI+1＝CI+1時，GI，I+1＝CI，并調(diào)查生成信號GI和GI+1的到達時間。如果生成信號GI比生成信號GI+1早到達，則選擇復雜的AND-OR-INVERT門以執(zhí)行該組生成邏輯函數(shù)。另一方面，如果生成信號GI+1比生成信號GI早到達，則選擇級聯(lián)成對的NAND門以執(zhí)行該組生成邏輯函數(shù)。
在另一種方法中，將執(zhí)行組生成邏輯函數(shù)GI，I+1’＝GI’AND GI+1’OR PI’，其中GI’和GI+1’是生成信號，PI’是傳播信號。調(diào)查生成信號GI’和GI+1’的到達時間。如果生成信號GI’比生成信號GI+1’早到達，則選擇復雜的OR-AND-INVERT門以執(zhí)行該組生成邏輯函數(shù)。另一方面，如果生成信號GI+1’比生成信號GI’早到達，則選擇級聯(lián)成對的NOR門以執(zhí)行該組生成邏輯函數(shù)。


通過結合附圖的下列說明，可更好理解本發(fā)明，其中相同附圖標記表示相同元件，并且其中圖1是包括多個超前進位(CLA)加法器電路和進位選擇加法器電路的典型結構的64位二進制加法器電路的一個實施例的示意圖；圖2是圖1的CLA加法器電路的代表的一個實施例的示意圖，其中該CLA加法器電路的代表包括CLA邏輯；圖3是圖1的64位加法器電路的一個實施例的示意圖；和圖4是圖2的CLA邏輯的一個實施例的示意圖。
具體實施例方式
在下面的討論中，提出了許多特定細節(jié)以全面了解本發(fā)明。然而，本領域普通技術人員應理解無需這些特定細節(jié)也可實現(xiàn)本發(fā)明。在其它例子中，已用示意或方框圖形式示出了公知元件以防止本發(fā)明被隱蓋在不必要的細節(jié)中。另外，大部分省略了與網(wǎng)絡通信、電磁信號技術等有關的細節(jié)，因為認為這些細節(jié)不是全面理解本發(fā)明所必須的，而且能被相關技術領域普通技術人員所理解。
還應注意的是，除非另外指明，可以以硬件、軟件或其結合來執(zhí)行這里所述的所有功能。然而，在一個優(yōu)選實施例中，除非另外指明，可由例如計算機或電子數(shù)據(jù)處理器的處理器根據(jù)例如計算機程序代碼、軟件的代碼，和/或被編碼以執(zhí)行這樣的功能的集成電路執(zhí)行這些功能。
圖1是包括超前進位(CLA)結構和進位選擇結構的64位二進制加法器電路100的一個實施例的示意圖。加法器電路100接收64位二進制加數(shù)A<0:63>、64位二進制被加數(shù)B<0:63>和CARRY IN信號，并產(chǎn)生64位二進制和SUM<0:63>以及CARRY OUT信號SUM<0:63>＝A<0:63>+B<0:63>+CARRY IN(’+’表示加)并且如果該加法運算產(chǎn)生進位，則設置該CARRY OUT信號。
應注意的是，在這里所述的有序位表示法中，<0>位是最高有效位，而最高編號位(例如<63>位)是最低有效位。舉例來說，由64位二進制加數(shù)A<0:63>表示的十進制值等于(A<0>·263)+(A<1>·262)+...+(A<63>·20)，其中‘+’表示加，而‘·’表示乘。
在圖1的實施例中，該64位加法器電路100包括15個實質(zhì)相同版本的8位超前進位(CLA)加法器電路102。安排14個CLA加法器電路102以形成7對CLA加法器電路。為了簡化圖1，在圖1中僅示出了兩對(標為104A和104B)。第15個CLA加法器電路單獨工作，并在圖1中標為106。所述7對CLA加法器電路接收加數(shù)A<0:63>和被加數(shù)B<0:63>的7個最高有效8位部分(即“片”)，而該單獨的CLA加法器電路106接收加數(shù)A<0:63>和被加數(shù)B<0:63>的第8個最低有效8位片。
在該對104A中，CLA加法器電路102的每一個接收A<0:7>和B<0:7>以及進位輸入信號CIN，并產(chǎn)生預和S<0:7>，其中S<0:7>＝A<0:7>+B<0:7>+CIN(‘+’表示加)。以CLA方式，該對104A的CLA加法器電路102之一也產(chǎn)生傳播信號P070和生成信號G070。(該對104A的另一個CLA加法器電路102也可產(chǎn)生傳播信號P070和生成信號G070，但僅僅該對104A的一個CLA加法器電路102需要產(chǎn)生傳播信號P070和生成信號G070)。正如下面將詳細描述的一樣，進位邏輯108接收傳播信號P070和生成信號G070，并利用該P070和G070信號以產(chǎn)生CARRY OUT信號。
以進位選擇方式，該對104A的CLA加法器電路102之一的進位輸入信號CIN是‘0’，而另一個CLA加法器電路102的進位輸入信號CIN是‘1’。兩個CLA加法器電路102都向多路復用器110A的輸入提供它們的預和S<0:7>。多路復用器110A接收補充進位信號(即“熱”進位信號)C8和C8N，其中C8N＝C8’，使用該補充熱進位信號C8和C8N來選擇由該對104A的CLA加法器電路102產(chǎn)生的預和S<0:7>之一，并產(chǎn)生所選擇的預和S<0:7>作為該加法器電路100的SUM<0:7>。
類似地，在該對104B中，CLA加法器電路102的每一個接收加數(shù)的A<8:15>作為A<0:7>、被加數(shù)的B<8:15>作為B<0:7>和進位輸入信號CIN，并產(chǎn)生預和S<0:7>，其中S<0:7>＝A<0:7>+B<0:7>+CIN(‘+’表示加)。以CLA方式，該對104B的CLA加法器電路102之一也產(chǎn)生傳播信號P071和生成信號G071。正如下面將詳細描述的一樣，進位邏輯108接收該傳播信號P071和生成信號G071，并利用該P071和G071信號來產(chǎn)生補充熱進位信號C8和C8N。
以進位選擇方式，該對104B的CLA加法器電路102之一的進位輸入信號CIN是‘0’，而另一個CLA加法器電路102的進位輸入信號CIN是‘1’。該對104B的兩個CLA加法器電路102都向多路復用器110B的輸入提供其預和S<0:7>。多路復用器110B接收補充熱進位信號C16和C16N，其中C16N＝C16’，使用該補充熱進位信號C16和C16N來選擇由該對104B的CLA加法器電路102產(chǎn)生的預和S<0:7>之一，并產(chǎn)生所選擇的預和S<0:7>作為該加法器電路100的SUM<8:15>。
該CLA加法器電路106接收加數(shù)的A<56:63>作為A<0:7>、被加數(shù)的B<56:63>作為B<0:7>、和給加法器電路100的CARRY IN信號作為進位輸入信號CIN，并產(chǎn)生(最終)和S<0:7>，其中S<0:7>＝A<0:7>+B<0:7>+CIN(‘+’表示加)。如圖1所示，CLA加法器電路106產(chǎn)生的和S<0:7>變?yōu)榧臃ㄆ麟娐?00的SUM<56:63>。該CLA加法器電路106也產(chǎn)生傳播信號P077和生成信號G077。正如下面將詳細描述的一樣，進位邏輯108接收該傳播信號P077和生成信號G077，并利用該P077和G077信號以產(chǎn)生補充熱進位信號C56和C56N。
該進位邏輯108接收給加法器電路100的CARRY IN信號、所述7對CLA加法器電路產(chǎn)生的所述7個P07K信號(0≤K≤6)、和CLA加法器電路106產(chǎn)生的P077和G077信號，并使用該CARRY IN信號以及傳播和生成信號來產(chǎn)生補充熱進位信號C8和C8N、C16和C16N、C24和C24N、C32和C32N、C40和C40N、C48和C48N、C56和C56N，其中C8＝G071+P071·C16，其中‘+’表示邏輯OR，‘·’表示邏輯AND，C16＝G072+P072·C24，C24＝G073+P073·C32，C32＝G074+P074·C40，C40＝G075+P075·C48，C48＝G076+P076·C56，以及C56＝G077+P077·CIN。
進位邏輯108也使用該CARY IN信號以及傳播和生成信號來生成進位輸出信號CO，并產(chǎn)生該CO信號作為加法器電路100的CARRY OUT信號CARRY OUT＝CO＝G070+P070·C8(‘+’＝OR，‘·’＝AND)圖2是圖1的CLA加法器電路102的一個實施例的示意圖。在圖2的實施例中，該CLA加法器電路102包括8個傳播-生成(PG)單元。為了簡化圖2，在圖2中僅示出了8個PG單元中的3個(標為200A-200C)。該CLA加法器電路102還包括CLA邏輯部件202和8個和邏輯部件。為了簡化圖2，在圖2中僅示出了8個和邏輯部件中的3個(標為204A-204C)。如圖2所示，該CLA加法器電路102接收加數(shù)的A<K:K+7>的8位部分(即“片”)(K＝0、8、...、56)、被加數(shù)的B<K:K+7>的對應8位片、以及進位輸入信號CIN，并產(chǎn)生8位和(預和或最終和)S<K:K+7>S<K:K+7>＝A<K:K+7>+B<K:K+7>+CIN(‘+’表示加)如圖2所示，每一個PG單元200接收A<K:K+7>的對應位A<M>，其中(0≤M≤7)，和B<K:K+7>的對應位B<M>，并產(chǎn)生反向(inverted)傳播信號PN<M>和反向生成信號GN<M>PN<M>＝A<M>NOR B<M>，和GN<M>＝A<M>NAND B<M>。
應注意既然PN<M>＝P<M>’且GN<M>＝G<M>’P<M>＝A<M>OR B<M>，和G<M>＝A<M>AND B<M>，而且，在另一個實施例中，每一個PG單元200也可產(chǎn)生傳播信號P<M>和生成信號G<M>P<M>＝A<M>OR B<M>，和G<M>＝A<M>AND B<M>。
該CLA邏輯部件202接收由所述8個PG單元200產(chǎn)生的反向傳播信號PN<M>和反向生成信號GN<M>，以及進位輸入信號CIN，并產(chǎn)生進位信號C<0>至C<7>，使得C<7>＝CIN，和C<M>＝G<M>+P<M>·C<M+1>，其中0≤M≤6，G<M>＝GN<M>’，P<M>＝PN<M>’，‘+’＝OR，且‘·’＝AND。
該CLA邏輯部件202還產(chǎn)生傳播信號P07K/8和生成信號G07K/8
P07K/8＝P<0>·P<1>·P<2>·P<3>·P<4>·P<5>·P<6>·P<7>，其中P<N>＝PN<N>’且‘·’＝AND，和G07K/8＝G<0>+G<1>·P<0>+G<2>·P<1>·P<0>+G<3>·P<2>·P<1>·P<0>+G<4>·P<3>·P<2>·P<1>·P<0>+G<5>·P<4>·P<3>·P<2>·P<1>·P<0>+G<6>·P<5>·P<4>·P<3>·P<2>·P<1>·P<0>+G<7>·P<6>·P<5>·P<4>·P<3>·P<2>·P<1>·P<0>，其中G<N>＝GN<N>’，P<N>＝PN<N>’，‘+’＝OR，且‘·’＝AND。
每一個和邏輯部件204接收A<K:K+7>的對應位A<M>，其中(0≤M≤7)，B<K:K+7>的對應位B<M>，和來自該進位邏輯部件202的對應進位信號C<M>，并產(chǎn)生和位(預和位或最終和位)S<M>S<M>＝A<M>XOR B<M>XOR C<M>，其中XOR表示邏輯異或。
圖3是圖1的64位加法器電路100的一個實施例的示意圖。在圖3的實施例中，標為“8b ADD”且接收A<56:63>和B<56:63>的8位加法器電路表示圖1的CLA加法器電路106。圖3中其它7個標為“8b ADD”的8位加法器電路的每一個包括圖1中的一對CLA加法器電路104和圖1中對應的多路復用器110。
圖1的進位邏輯108分布在圖3中標為“進位邏輯1”、“進位邏輯2”、“進位邏輯3”和“進位邏輯4”的4個進位邏輯部件以及標為300的包括幾個邏輯門的部分中。沒有示出進位邏輯部件“進位邏輯1”、“進位邏輯2”、“進位邏輯3”和“進位邏輯4”中的邏輯門以簡化圖3。如上所述及圖3所示，由這些分布的進位邏輯生成補充熱進位信號C8和C8N、C16和C16N、C24和C24N、C32和C32N、C40和C40N、C48和C48N、C56和C56N，使用這些補充熱進位信號以在由進位選擇方式的CLA加法器電路生成的預和之間選擇。一般來說，圖1和3的加法器電路100包括提供補充熱進位信號的二重熱進位網(wǎng)絡。
一般來說，在進位邏輯部件“進位邏輯1”、“進位邏輯2”、“進位邏輯3”和“進位邏輯4”以及標為302的部分中，傳播信號PI和PI+1以及生成信號GI和GI+1被邏輯組合幾次PI，I+1＝PI·PI+1(‘·’表示邏輯AND)GI，I+1＝GI+GI+1·PI(‘+’表示邏輯OR，‘·’表示邏輯AND)下面，將邏輯函數(shù)PI，I+1＝PI·PI+1稱為“組傳播邏輯函數(shù)”，將邏輯函數(shù)GI，I+1＝GI+GI+1·PI稱為“組生成邏輯函數(shù)”。
在部分300生成幾個補充熱進位信號，并且加法器電路100的關鍵定時路徑(即“關鍵路徑”)實質(zhì)駐留在部分300中。在圖3的實施例中，該進位邏輯包括部分300中沿著該加法器電路100的關鍵路徑定位的多對信號線302。使用每一對信號線302來在部分300中傳送補充熱進位信號。
已關于定時分析和優(yōu)化了用于執(zhí)行部分300中的邏輯函數(shù)的邏輯門，以使得該加法器電路在較短時間內(nèi)產(chǎn)生64位和SUM<0:63>以及CARRY OUT信號。具體說來，通過在復雜的互補金屬氧化物半導體(CMOS)AND-OR-INVERT(AOI)門和OR-AND-INVERT(OAI)、以及NAND/NOR門組合之間仔細選擇，已形成了部分300以執(zhí)行進位邏輯函數(shù)。一般而言，在將要執(zhí)行進位邏輯函數(shù)的情況下，可基于信號到達時間而選擇復雜的AOI/OAI門或NAND/NOR門組合。
在圖3的部分300中，在沿著該加法器電路100的進位邏輯電路的關鍵路徑的幾個位置執(zhí)行下列邏輯運算GI，I+1＝GI+GI+1·PI(‘+’代表邏輯或，‘·’代表邏輯與)，和GI，I+1’＝GI’·GI+1’+PI’。超前進位加法器電路一般在生成信號GI之前產(chǎn)生傳播信號PI，從而仔細檢查了生成信號GI和GI+1的組生成函數(shù)和到達時間。
為了盡可能快得產(chǎn)生組生成信號，當生成信號GI/GI’比生成信號GI+1/GI+1’早到達時，最好使用復雜的AOI/OAI門來執(zhí)行組生成邏輯函數(shù)。另一方面，當生成信號GI+1/GI+1’比生成信號GI/GI’早到達時，最好使用2個輸入端的NAND/NOR門的級聯(lián)對來執(zhí)行組生成邏輯函數(shù)。最好將傳播信號PI/PI’和早到達的生成信號GI+1/GI+1’提供給第一個NAND/NOR門的兩個輸入端，并且最好將稍后到達的生成信號GI/GI’提供給第二個NAND/NOR門的一個輸入端。
例如，在圖3，NAND-NAND門組合304執(zhí)行邏輯函數(shù)g4063＝((g56c NAND p4055)NAND g4055n)定時分析顯示生成信號g56c(GI+1)比生成信號g4055n(GI’)早到達。根據(jù)上述門選擇處理，通過邏輯等價AOI門選擇NAND-NAND門組合304。將傳播信號p4055(PI)和早到達的生成信號g56c(GI+1)提供給NAND-NAND門組合304的第一個NAND門的兩個輸入端，并將稍后到達的生成信號g4055n(GI’)提供給NAND-NAND門組合304的第二個NAND門的一個輸入端。應注意所得到的生成信號g4063是在加數(shù)和被加數(shù)的位<40:63>上形成的熱進位信號C40。
圖3的NOR-NOR門組合306執(zhí)行邏輯函數(shù)g4063n＝((g56cn NOR p4055n)NOR g4055)定時分析顯示生成信號g56cn(GI+1’)比生成信號g4055(GI)早到達。根據(jù)上述門選擇處理，通過邏輯等價OAI門選擇NOR-NOR門組合306。將傳播信號p4055n(PI’)和早到達的生成信號g56cn(GI+1’)提供給NOR-NOR門組合306的第一個NOR門的兩個輸入端，并將稍后到達的生成信號g4055(GI)提供給NOR-NOR門組合306的第二個NOR門的一個輸入端。應注意所得到的反向生成信號g4063n是熱進位信號C40N，和NAND-NAND門組合304產(chǎn)生的熱進位信號C40互補。
類似地，當進位輸入信號cin比生成信號g5663n早到達時選擇圖3的NAND-NAND門組合308，而信號cinn(cin’)比生成信號g5663早到達選擇NOR-NOR門組合310。
圖3的AOI門312執(zhí)行邏輯函數(shù)c8n＝((g4063 AND p839)OR g839)定時分析顯示生成信號g839(GI)比生成信號g4063(GI+1)早到達。根據(jù)上述門選擇處理，通過邏輯等價NAND-NAND門組合選擇AOI門312。
補充熱進位信號的生成和發(fā)布，與沿著圖3的進位邏輯的關鍵路徑的AOI/OAI門和NAND/NOR門組合的仔細選擇相結合，可導致產(chǎn)生64位和以及進位輸出信號(圖3中C0)所需的時間量減少10％。同時，邏輯進位的最大門尺寸可減少50％，盡管實現(xiàn)加法器電路100所需總面積實質(zhì)上保持相同。
應注意出于結構規(guī)則的考慮，可以使加法器電路100的所有8位加法器電路實質(zhì)一致。即可以以相似形體尺寸(即器件尺寸)生產(chǎn)加法器電路100的所有8位加法器電路。然而，當選擇性地定義每一8位加法器電路中的器件尺寸時，可能額外地減少產(chǎn)生64位和以及進位輸出信號所需的時間量。
圖4是圖2的CLA邏輯202的一個實施例的示意圖。在CLA邏輯單元202中也執(zhí)行組生成和傳播邏輯函數(shù)，并且也已將上述門替換方法應用到圖4的CLA邏輯單元202。
例如，圖4中的NOR-NOR門組合402執(zhí)行邏輯函數(shù)g01n＝((gn<1>NOR pn<0>)NOR g<0>)定時分析顯示生成信號gn<1>(GI+1’)比生成信號g<0>(GI)早到達。根據(jù)上述門選擇處理，通過OAI門選擇NOR-NOR門組合402。將傳播信號pn<0>(PI’)和早到達的生成信號gn<1>(GI+1’)提供給NOR-NOR門組合402的第一個NOR門的兩個輸入端，并將稍后到達的生成信號g<0>(GI)提供給NOR-NOR門組合402的第二個NOR門的一個輸入端。
類似地，在門選擇處理期間，因上述原因通過邏輯等價OAI門選擇圖4中的NOR-NOR門組合404，并通過邏輯等價AOI門選擇圖4的NAND-NAND門組合406、408和410。
上面公開的特定實施例僅為示例目的，本領域普通技術人員應明白，受益于這里所講述的內(nèi)容，可以以不同但等價的方式修改和實施本發(fā)明。而且，以所附權利要求而不是所述解釋或設計的細節(jié)來限制本發(fā)明。所以很明顯，可對所公開特定實施例進行更改或變形，并且所有這些變化都被認為是在本發(fā)明的范圍和精神內(nèi)。相應地，要求保護的范圍如所附權利要求所述。
權利要求
1.一種二進制加法器電路，包括進位邏輯電路，連接為接收組生成信號和組傳播信號，并配置為根據(jù)該組生成信號和組傳播信號產(chǎn)生一對補充進位信號；以及選擇邏輯，連接為接收第一預和、第二預和、及所述一對補充進位信號，并配置為根據(jù)所述一對補充進位信號產(chǎn)生所述第一預和或所述第二預和。
2.如權利要求1所述的二進制加法器電路，其特征在于該進位邏輯電路包括用于傳送補充生成信號的一對信號線，并且其中補充生成信號之一用于產(chǎn)生所述一對補充進位信號之一，而其中另一個補充生成信號用于產(chǎn)生所述一對補充進位信號中的另一個。
3.如權利要求2所述的二進制加法器電路，其特征在于該進位邏輯電路包括用于傳送補充熱進位信號的多對信號線。
4.如權利要求3所述的二進制加法器電路，其特征在于沿該二進制加法器電路的關鍵定時路徑放置所述多對信號線。
5.如權利要求1所述的二進制加法器電路，其特征在于該進位邏輯電路包括驅(qū)動用于傳送補充熱進位信號的一對信號線之一的NAND門的級聯(lián)對。
6.如權利要求1所述的二進制加法器電路，其特征在于該進位邏輯電路包括驅(qū)動用于傳送補充熱進位信號的一對信號線之一的NOR門的級聯(lián)對。
7.如權利要求1所述的二進制加法器電路，其特征在于該進位邏輯電路包括驅(qū)動用于傳送補充熱進位信號的一對信號線之一的NAND門的級聯(lián)對、和驅(qū)動用于傳送補充熱進位信號的一對信號線的另一個的NOR門的級聯(lián)對。
8.如權利要求1所述的二進制加法器電路，還包括超前進位(CLA)加法器電路，連接為接收加數(shù)的一部分和被加數(shù)的對應部分，并配置為產(chǎn)生所述組生成信號和組傳播信號。
9.如權利要求1所述的二進制加法器電路，其特征在于該加數(shù)的部分和被加數(shù)的部分包括位的多個有序?qū)Γ渲信渲迷揅LA加法器電路以產(chǎn)生位的每一個有序?qū)χ械木植可尚盘柡途植總鞑バ盘?，其中該組傳播信號是局部傳播信號的乘積，并且其中該組生成信號是局部生成和傳播信號的乘積之和。
10.如權利要求1所述的二進制加法器電路，還包括一對超前進位(CLA)加法器電路，其中該對CLA加法器電路之一配置為產(chǎn)生所述第一預和，該對CLA加法器電路的另一個配置為產(chǎn)生所述第二預和。
11.如權利要求1所述的二進制加法器電路，其特征在于該選擇邏輯包括多路復用器。
12.一種二進制加法器電路，包括第一超前進位(CLA)加法器電路，連接為接收加數(shù)的第一部分和被加數(shù)的對應的第一部分，并配置為產(chǎn)生組生成信號和組傳播信號；第二CLA加法器電路和第三CLA加法器電路，每一個連接為接收加數(shù)的第二部分和被加數(shù)的對應的第二部分，其中所述第二CLA加法器電路配置為產(chǎn)生第一預和，而所述第三CLA加法器電路配置為產(chǎn)生第二預和；進位邏輯電路，連接為接收所述組生成信號和所述組傳播信號，并配置為根據(jù)該組生成信號和該組傳播信號產(chǎn)生一對補充進位信號；和多路復用器，連接為接收第一預和、第二預和、及所述一對補充進位信號，并配置為根據(jù)所述一對補充進位信號產(chǎn)生所述第一預和或所述第二預和。
13.如權利要求12所述的二進制加法器電路，其特征在于該進位邏輯電路包括用于傳送補充生成信號的一對信號線，其中所述補充生成信號之一用于產(chǎn)生所述一對補充進位信號之一，而其中另一個補充生成信號用于產(chǎn)生所述一對補充進位信號中的另一個。
14.如權利要求13所述的二進制加法器電路，其特征在于該進位邏輯電路包括用于傳送補充熱進位信號的多對信號線。
15.如權利要求14所述的二進制加法器電路，其特征在于沿該二進制加法器電路的關鍵定時路徑放置所述多對信號線。
16.如權利要求12所述的二進制加法器電路，其特征在于該進位邏輯電路包括驅(qū)動用于傳送補充熱進位信號的一對信號線之一的NAND門的級聯(lián)對。
17.如權利要求12所述的二進制加法器電路，其特征在于該進位邏輯電路包括驅(qū)動用于傳送補充生成信號的一對信號線之一的NOR門的級聯(lián)對。
18.如權利要求12所述的二進制加法器電路，其特征在于該進位邏輯電路包括驅(qū)動用于傳送補充生成信號的一對信號線之一的NAND門的級聯(lián)對，和驅(qū)動用于傳送補充生成信號的一對信號線的另一個的NOR門的級聯(lián)對。
19.一種用于產(chǎn)生在加法器電路中使用的進位邏輯電路的方法，包括在沿著執(zhí)行組生成邏輯函數(shù)GI，I+1＝GIOR GI+1AND PI，其中GI和GI+1是生成信號，PI是傳播信號，的進位邏輯電路的關鍵定時路徑的每一位置執(zhí)行下列操作在該位置判定生成信號GI和GI+1的到達時間；如果生成信號GI比生成信號GI+1早到達，則選擇復雜的AND-OR-INVERT門來執(zhí)行該組生成邏輯函數(shù)；并且如果生成信號GI+1比生成信號GI早到達，則選擇NAND門的級聯(lián)對來執(zhí)行該組生成邏輯函數(shù)。
20.如權利要求19所述的方法，還包括如果生成信號GI+1比生成信號GI早到達，將該傳播信號PI和早到達的生成信號GI+1提供給NAND門的級聯(lián)對的第一個的輸入端，并將稍后到達的生成信號GI提供給NAND門的級聯(lián)對的第二個的一個輸入端。
21.一種用于產(chǎn)生在加法器電路中使用的進位邏輯電路的方法，包括在沿著執(zhí)行組生成邏輯函數(shù)GI，I+1’＝GI’AND GI+1’OR PI’，其中GI’和GI+1’是生成信號，PI’是傳播信號，的進位邏輯電路的關鍵定時路徑的每一位置執(zhí)行下列操作在該位置判定生成信號GI’和GI+1’的到達時間；如果生成信號GI’比生成信號GI+1’早到達，則選擇復雜的OR-AND-INVERT門來執(zhí)行該組生成邏輯函數(shù)；并且如果生成信號GI+1’比生成信號GI’早到達，則選擇NOR門的級聯(lián)對來執(zhí)行該組生成邏輯函數(shù)。
22.如權利要求21所述的方法，還包括如果生成信號GI+1’比生成信號GI’早到達，將該傳播信號PI’和早到達的生成信號GI+1’提供給NOR門的級聯(lián)對的第一個的輸入端，并將稍后到達的生成信號GI’提供給NOR門的級聯(lián)對的第二個的一個輸入端。
全文摘要
一種包括進位邏輯電路和選擇邏輯的二進制加法器電路。該進位邏輯電路使用組生成和傳播信號來產(chǎn)生補充進位信號。該選擇邏輯根據(jù)該補充進位信號產(chǎn)生兩個預和之一。在產(chǎn)生進位邏輯電路的方法中，將執(zhí)行組生成邏輯函數(shù)G
文檔編號G06F7/508GK1497428SQ20031010100
公開日2004年5月19日 申請日期2003年10月10日 優(yōu)先權日2002年10月10日
發(fā)明者聞華君 申請人:國際商業(yè)機器公司