專利名稱：數(shù)字加法器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)處理領(lǐng)域。更具體地，本發(fā)明涉及數(shù)據(jù)處理系統(tǒng)內(nèi)使用的數(shù)字加法器電路。
加法是頻繁地在數(shù)據(jù)處理系統(tǒng)內(nèi)執(zhí)行的最重要的算術(shù)運(yùn)算之一。生產(chǎn)高速加法器電路的問題是結(jié)果的高位取決于來自低位的進(jìn)位值。這一后果使加法運(yùn)算勢必相對(duì)地慢。數(shù)據(jù)處理系統(tǒng)內(nèi)的永恒目標(biāo)在于運(yùn)算應(yīng)當(dāng)盡可能地快，并為此目的已歷經(jīng)多年在設(shè)計(jì)與研制能快速運(yùn)算的加法器電路上花費(fèi)了可觀的精力。
在以高速運(yùn)算的努力中已提出過這樣的技術(shù)，其中兩個(gè)輸入運(yùn)算數(shù)之和的進(jìn)位是與在這兩個(gè)輸入運(yùn)算數(shù)上所執(zhí)行的異或運(yùn)算分開計(jì)算的，而在最終階段將結(jié)果組合以生成和。
這一技術(shù)的實(shí)例為R P Brent與H T Kung的論文“并行加法器的常規(guī)配置”IEEE Trans,Comput，卷31,260至264頁，1982年3月，中所描述的Brent與Kung加法器。
雖然這種進(jìn)位計(jì)算方案改進(jìn)了性能，但進(jìn)位計(jì)算需要多層邏輯來執(zhí)行。這一邏輯消耗電路面積與功率并且限制了能達(dá)到的最終性能。
從一個(gè)方面看，本發(fā)明提供了用于相加第一二進(jìn)制數(shù)與第二二進(jìn)制數(shù)的加法器電路，所述加法器電路包括進(jìn)位計(jì)算電路，用于計(jì)算表示所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)的一塊對(duì)應(yīng)位及對(duì)所述塊的輸入進(jìn)位值之和的進(jìn)位生成控制信號(hào)，所述進(jìn)位生成控制信號(hào)包括各可具有P或Q值的兩個(gè)信號(hào)V與W，所述進(jìn)位生成控制信號(hào)按下述關(guān)系從所述和中編碼進(jìn)位結(jié)果V=W=P表示進(jìn)位消除，從而所述進(jìn)位結(jié)果為與所述輸入進(jìn)位值無關(guān)的零；V≠W表示進(jìn)位傳播，從而所述進(jìn)位結(jié)果等于所述輸入進(jìn)位值；以及V=W=Q表示進(jìn)位生成，從而所述進(jìn)位結(jié)果為與所述輸入進(jìn)位值無關(guān)的一。
本發(fā)明提供能以較少電路元件與較少邏輯層得出更快更小及更節(jié)省功率的電路生成進(jìn)位生成控制信號(hào)的編碼。應(yīng)理解兩個(gè)信號(hào)V與W能取的值P與Q可具有各種絕對(duì)值及可以以正或反形式。然而，在有利地簡單的較佳實(shí)施例中，值P與Q在電壓干線上取系統(tǒng)的二進(jìn)制值，其中P=0及Q=1。
執(zhí)行上述編碼的進(jìn)位計(jì)算電路通常在整個(gè)加法器電路中出現(xiàn)許多次。取決于特定進(jìn)位計(jì)算電路在加法器電路中的位置，它作為其輸入接收來自第一二進(jìn)制數(shù)與第二二進(jìn)制數(shù)的位或，或者來自電路中的上游的包含前面計(jì)算的進(jìn)位生成控制信號(hào)的位。更具體地，在本發(fā)明的較佳實(shí)施例中，所述進(jìn)位計(jì)算電路響應(yīng)包含所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)的兩個(gè)相應(yīng)的位對(duì)之一或兩個(gè)前面計(jì)算的進(jìn)位生成控制信號(hào)的兩對(duì)輸入信號(hào)(a1,b1)與(a2,b2)，并且V與W由下式給出V=a2·b2+(a2+b2)·a1；及W=a2·b2+(a2+b2)·b1；及。
在進(jìn)位計(jì)算電路能在一次運(yùn)算中解決的輸入信號(hào)對(duì)的數(shù)目與達(dá)到該計(jì)算的必要電路的規(guī)模、復(fù)雜性及實(shí)際性之間存在著要解決的平衡。更具體地，如果進(jìn)位計(jì)算電路能解決更多的輸入信號(hào)對(duì)，則整個(gè)加法器電路中需要較少的進(jìn)位計(jì)算電路層。然而，隨著對(duì)進(jìn)位計(jì)算電路的輸入信號(hào)對(duì)的數(shù)目的提高，該進(jìn)位計(jì)算電路所執(zhí)行的判定的復(fù)雜性隨著電路規(guī)模及其在集成電路的有限電壓與串聯(lián)損耗限制內(nèi)的操作能力的增加而增加。
由于上述原因，已發(fā)現(xiàn)響應(yīng)二、三或四對(duì)輸入信號(hào)之一的進(jìn)位計(jì)算電路最好。然而，應(yīng)理解，一般地說進(jìn)位計(jì)算電路可響應(yīng)N對(duì)輸入信號(hào)(其中N為大于1的整數(shù))。
雖然可將上述進(jìn)位計(jì)算電路用在多種多樣的范圍中，但特別適用于這樣的系統(tǒng)，其中在并行的前置結(jié)構(gòu)中利用多個(gè)所述進(jìn)位計(jì)算電路來計(jì)算來自所述第一二進(jìn)制數(shù)及所述第二二進(jìn)制數(shù)的整進(jìn)位位組。
進(jìn)位計(jì)算電路所執(zhí)行的編碼是非常適合于在多個(gè)靜態(tài)CMOS邏輯門中高效實(shí)現(xiàn)的編碼。
作為替代，如果為了縮小電路面積而希望用動(dòng)態(tài)集成電路，則編碼也適用于多個(gè)動(dòng)態(tài)CMOS邏輯門的實(shí)施例。
可在其中采用上述技術(shù)的較佳加法器電路結(jié)構(gòu)包括進(jìn)位二進(jìn)制數(shù)確定電路，其響應(yīng)所述第一二進(jìn)制數(shù)及所述第二二進(jìn)制數(shù)確定由所述第一二進(jìn)制數(shù)及所述第二二進(jìn)制數(shù)之和的進(jìn)位所構(gòu)成的進(jìn)位二進(jìn)制數(shù)，所述進(jìn)位二進(jìn)制數(shù)確定電路具有串行操作來確定所述進(jìn)位二進(jìn)制數(shù)的多個(gè)電路級(jí)，各電路級(jí)用于部分地解決所述進(jìn)位二進(jìn)制數(shù)及至少一個(gè)電路級(jí)包含至少一個(gè)所述進(jìn)位位計(jì)算電路，后者生成在所述電路級(jí)之間傳遞的作為對(duì)下一電路級(jí)的輸入信號(hào)的進(jìn)位控制生成信號(hào)；以及組合邏輯電路，其響應(yīng)所述第一二進(jìn)制數(shù)，所述第二二進(jìn)制數(shù)及所述進(jìn)位二進(jìn)制數(shù)的各自的對(duì)應(yīng)位以生成結(jié)果二進(jìn)制數(shù)的對(duì)應(yīng)位。
在上述電路中，可作出進(jìn)位二進(jìn)制數(shù)的有利的快的確定。一旦確定了這一進(jìn)位二進(jìn)制數(shù)，便能在實(shí)施例中分別為所述第一二進(jìn)制數(shù)、所述第二二進(jìn)制數(shù)及所述進(jìn)位二進(jìn)制數(shù)的對(duì)應(yīng)位A、B與C確定最終的和數(shù)，所述組合邏輯電路執(zhí)行運(yùn)算((A XOR B)XOR C)。
有助于縮小所需總電路面積的進(jìn)一步改進(jìn)為其中對(duì)于進(jìn)位計(jì)算電路(所述進(jìn)位控制生成信號(hào)必須為之表示進(jìn)位消除或進(jìn)位生成之一，V=W)及可用單一信號(hào)線來傳輸所述進(jìn)位控制生成信號(hào)。
本發(fā)明的加法器電路特別適用于在集成電路微處理器內(nèi)使用。
從另一方面看，本發(fā)明提供了操作用于相加第一二進(jìn)制數(shù)與第二二進(jìn)制數(shù)的加法器電路的方法，所述方法包括下述步驟計(jì)算表示所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)的一個(gè)對(duì)應(yīng)位塊及對(duì)所述塊的輸入進(jìn)位值之和的進(jìn)位生成控制信號(hào)，所述進(jìn)位生成控制信號(hào)包括各能具有值P或Q的兩個(gè)信號(hào)V與W，所述進(jìn)位生成控制信號(hào)按下述關(guān)系從所述和編碼進(jìn)位結(jié)果V=W=P表示進(jìn)位消除，從而所述進(jìn)位結(jié)果為與所述輸入進(jìn)位值無關(guān)的零；V≠W表示進(jìn)位傳播，從而所述進(jìn)位結(jié)果等于所述輸入進(jìn)位值；以及V=W=Q表示進(jìn)位生成，從而所述進(jìn)位結(jié)果為與所述輸入進(jìn)位值無關(guān)的1。
下面參照附圖只是以示例方式描述本發(fā)明的實(shí)施例，附圖中

圖1示出兩輸入對(duì)進(jìn)位計(jì)算電路；圖2示出包含圖1的進(jìn)位計(jì)算電路的16位進(jìn)位二進(jìn)制數(shù)計(jì)算系統(tǒng)；
圖3示出三輸入對(duì)進(jìn)位計(jì)算電路；圖4示出包含圖3的進(jìn)位計(jì)算電路的9位進(jìn)位二進(jìn)制數(shù)計(jì)算系統(tǒng)；圖5示出圖1的電路的靜態(tài)CMOS實(shí)施例；圖6示出圖3的電路的靜態(tài)CMOS實(shí)施例；圖7示出用來計(jì)算32位進(jìn)位二進(jìn)制數(shù)的最高位的四輸入對(duì)進(jìn)位計(jì)算電路之間的互連；圖8對(duì)應(yīng)于圖7，除了計(jì)算的是次最高位之外；圖9示出4輸入對(duì)進(jìn)位計(jì)算電路；圖10示出使用4輸入對(duì)進(jìn)位計(jì)算電路的16位加法器；圖11和12示出4輸入對(duì)進(jìn)位計(jì)算電路的CMOS電路實(shí)現(xiàn)；圖13示出傳統(tǒng)的加法器電路；以及圖14示出包含4輸入對(duì)進(jìn)位計(jì)算電路的加法器電路。
首先考慮進(jìn)位仲裁的一般概念。在一般情況中，進(jìn)位Ci+1是通過相加兩個(gè)1位二進(jìn)制數(shù)ai與bi計(jì)算的。存在著兩種用ai與bi之值定義的一般情況。當(dāng)兩個(gè)運(yùn)算數(shù)位相等時(shí)出現(xiàn)存在一個(gè)輸出進(jìn)位請(qǐng)求的第一種情況。如果兩個(gè)輸入為1，出現(xiàn)1進(jìn)位請(qǐng)求，而如果兩個(gè)輸入為0則出現(xiàn)0進(jìn)位請(qǐng)求。當(dāng)運(yùn)算數(shù)位具有不同值時(shí)，出現(xiàn)不存在輸出進(jìn)位請(qǐng)求的第二種情況。見表1，其中字母u表示無輸出進(jìn)位請(qǐng)求。<
>表1一個(gè)輸入對(duì)(ai,bi)可以作出也可以不作出進(jìn)位請(qǐng)求。如果采用兩個(gè)輸入對(duì)(ai,bi)及(aj,bj)，可同時(shí)出現(xiàn)兩個(gè)進(jìn)位請(qǐng)求。因此，必須仲裁這兩個(gè)進(jìn)位請(qǐng)求。注意i與j涉及計(jì)算中的兩個(gè)鄰接的位(在第一級(jí)上)或位塊(在以后的級(jí)上)，從而如果我們?cè)谏婕扒懊嫠俨玫娜坏膲K的進(jìn)位請(qǐng)求之間進(jìn)行仲裁，則i=j+3。圖1示出2輸入對(duì)進(jìn)位仲裁器(進(jìn)位計(jì)算電路)。輸入對(duì)(ai,bi)能作出不可屏蔽的進(jìn)位請(qǐng)求(不可屏蔽的含義是輸出進(jìn)位Ci+1必須總是確認(rèn)這一請(qǐng)求)。輸入對(duì)(aj,bj)能作出可屏蔽的進(jìn)位請(qǐng)求(可屏蔽的含義是不可屏蔽的進(jìn)位請(qǐng)求可以屏蔽這一請(qǐng)求)。只在沒有來自輸入對(duì)(ai,bi)的不可屏蔽的進(jìn)位請(qǐng)求時(shí)，輸出進(jìn)位Ci+1才確認(rèn)來自輸入對(duì)(aj,bj)的可屏蔽進(jìn)位請(qǐng)求。這示出在表2中。
表2輸出進(jìn)位Ci+1能用兩條線(Vi,Wi)編碼，如表3所示。這兩條線上的信號(hào)構(gòu)成進(jìn)位生成控制信號(hào)。下式滿足表2與3Vi=aibi+(ai+bi)ajWi=aibi+(ai+bi)bj(1)
表3圖2中示出利用2輸入對(duì)進(jìn)位仲裁器的16位快速進(jìn)位計(jì)算，圖中示出該方案是規(guī)則的。圖2中各節(jié)點(diǎn)為2輸入位進(jìn)位仲裁器。根據(jù)其輸入，考慮各節(jié)點(diǎn)“表決”要傳遞給電路中下一級(jí)的結(jié)果，節(jié)點(diǎn)能指示一個(gè)進(jìn)位生成(1,1)(贊成)、進(jìn)位消除(0,0)(反對(duì))、或進(jìn)位傳播(0,1)或(1,0)(棄權(quán))。在最低級(jí)上，這一仲裁是在輸入運(yùn)算數(shù)的位間作出的，而在較高級(jí)上則在前面確定的仲裁結(jié)果之間作出。
圖2的系統(tǒng)與上面提及的Brent與Kung提出的方案不同。本方案中不需要Brent與Kung加法器中g(shù)i(生成信號(hào))與Pi(傳播信號(hào))所需的計(jì)算邏輯。這導(dǎo)致需要較少的邏輯層并因而高速生成進(jìn)位。
在Brent與Kung方案中可將從輸入對(duì)(ai,bi)與(aj,bj)生成的兩對(duì)(gi,pi)與(gj,Pj)看作新輸入對(duì)。新輸入對(duì)(gi,pi)在gj與Pj都為0時(shí)作出0進(jìn)位請(qǐng)求，在gi為1時(shí)作出1進(jìn)位請(qǐng)求，而在Pi為1時(shí)無進(jìn)位請(qǐng)求。注意gi與Pi是相互排斥的，如表4中所示。
表4輸出進(jìn)位Ci+1可利用兩條線(Vi,Wi)編碼，如表5中所示。下式滿足表4與5。Vi=gi+pigjwi=pipj(2)
表5上面的式(2)是著名的Brent與Kung加法器的關(guān)鍵概念。除了理解如何生成與傳播進(jìn)位以外，進(jìn)位生成gi與進(jìn)位傳播Pi的邏輯計(jì)算是浪費(fèi)的。
圖3中示出按照本發(fā)明的3輸入對(duì)進(jìn)位仲裁器。輸入對(duì)(ai,bi)能作出不可屏蔽的進(jìn)位請(qǐng)求。輸入對(duì)(aj,bj)與(ak,bk)能同時(shí)作出可屏蔽的進(jìn)位請(qǐng)求。然而，輸入對(duì)(aj,bj)具有比輸入對(duì)(ak,bk)高的優(yōu)先級(jí)。只在沒有來自輸入對(duì)(ai,bi)的不可屏蔽進(jìn)位請(qǐng)求及沒有來自輸入對(duì)(aj,bj)的可屏蔽進(jìn)位時(shí)，輸出進(jìn)位Ci+1才確認(rèn)來自輸入對(duì)(ak,bk)的可屏蔽進(jìn)位請(qǐng)求，如表6中所示。下式滿足表3與6。vi=aibi+(ai+bi)(ajbj+(aj+bj)ak)wi=aibi+(aj+bi)(ajbj+(aj+bj)bk)(3)
表6圖4示出利用3輸入對(duì)進(jìn)位仲裁器的9位進(jìn)位計(jì)算，它只有兩層邏輯并因而導(dǎo)致高速生成進(jìn)位。可在與0(log3n)成比例的時(shí)間中用3輸入對(duì)進(jìn)位仲裁器執(zhí)行n位二進(jìn)制數(shù)加法，因此與利用2輸入對(duì)進(jìn)位仲裁器計(jì)算時(shí)間為0(log2n)的相比，效率更高。
采用類似于2或3輸入對(duì)進(jìn)位仲裁器的方法，能導(dǎo)出帶有任何數(shù)目輸入對(duì)的進(jìn)位仲裁器。然而，通常對(duì)帶有4個(gè)以上輸入對(duì)的進(jìn)位仲裁器不感興趣。首先，需要太多的串聯(lián)晶體管來實(shí)現(xiàn)這些仲裁器，它導(dǎo)致低效的CMOS設(shè)計(jì)。第二，仲裁器單元布局變得對(duì)數(shù)據(jù)通路的位片太大。
圖5示出2輸入對(duì)進(jìn)位仲裁器的靜態(tài)CMOS實(shí)現(xiàn)。注意輸出Vi與Wi為互補(bǔ)的信號(hào)。然而，仲裁器相當(dāng)對(duì)稱并且在逆邏輯中實(shí)現(xiàn)下一級(jí)是直觀的。通過兩個(gè)仲裁器的信號(hào)自然是正為真的，因此不需要反相器。
圖6示出3輸入對(duì)進(jìn)位仲裁器的靜態(tài)CMOS實(shí)現(xiàn)。如果采用動(dòng)態(tài)CMOS技術(shù)，3或4輸入對(duì)進(jìn)位仲裁器可能是有利的，在這一情況中可采用圖3的電路的上拉或下拉部分。通過以類似于圖5與6之間的擴(kuò)展的方式對(duì)稱地?cái)U(kuò)展級(jí)，可達(dá)到擴(kuò)展圖6的3輸入對(duì)電路以產(chǎn)生4輸入對(duì)或更高的電路。
通過考慮基于2輸入對(duì)仲裁器的n位加法器作為實(shí)例，可在形式上進(jìn)行設(shè)計(jì)驗(yàn)證。令an,an-1,…,a1及bn,bn-1…,b1為不帶進(jìn)位Cn,Cn-1,…,C1的n位二進(jìn)制數(shù)，并令C0為輸入進(jìn)位位。將運(yùn)算符o[1]定義如下(a,b)o(a’,b’)=(ab+(a+b)a’,ab+(a+b)b’)(4)定理11(定理)令(Vi,Wi)=(C1,C1)如果i=1，及(Vi,Wi)=(ai,bi)o(vi-1,wi-1)如果2≤i≤n其中C1=a1b1+(a1+b1)C0。
則Ci=Vi=Wi對(duì)于1,2,…,n。 (5)證通過對(duì)i進(jìn)行歸納來證明該定理?？芍?5)對(duì)i=1成立。如果i＞1且Ci-1=Vi-1=Wi-1，則(Vi,Wi)=(ai-bi)o(Vi-1,Wi-1)=(ai,bi)o(Ci-1,Ci-1)=(aibi+(ai+bi)Ci-1,aibi+(ai+bi)Ci-1)=(Ci,Ci)從而，通過歸納法式(5)成立。
能證明運(yùn)算符o是結(jié)合的。因此，能從給定的輸入值中以任何次序計(jì)算出Vi與Wi。這提供了用樹結(jié)構(gòu)來生成進(jìn)位的基礎(chǔ)。注意運(yùn)算符o不是交換的，這蘊(yùn)含不同輸入對(duì)的優(yōu)先級(jí)。
圖7示出為第32位生成進(jìn)位的一部分32位加法器設(shè)計(jì)。在第一與第二行(下起)中采用4輸入對(duì)進(jìn)位仲裁器，而在第三行中采用2輸入對(duì)仲裁器。進(jìn)位計(jì)算只通過三個(gè)邏輯層。
圖8示出生成第31位進(jìn)位的電路部分。對(duì)于進(jìn)位結(jié)果的其它位，利用與圖7與8中所示的類似的電路(互連)。一旦確定了進(jìn)位位(即進(jìn)位輸入與結(jié)構(gòu)得出生成或消除，在這一點(diǎn)上傳播是不可能的)，則可用單一信號(hào)線將該結(jié)果傳遞給更高的級(jí)。
最后一行為求和電路，它進(jìn)行操作來異或輸入運(yùn)算數(shù)及進(jìn)位結(jié)果。
通過將進(jìn)位仲裁器的三行擴(kuò)展成包含位32，然后在第四行的位置32中放置帶有來自前一行的位置0與32的輸入的一個(gè)兩位仲裁器，便能得到從圖7與8的加法器的進(jìn)位輸出。作為替代，將(加法電路的)第四行中的位置31上的電路設(shè)置成既生成和又生成進(jìn)位輸出而不是只有異或電路的和輸出的全加法器。
在典型的實(shí)施例中，本方案采用0.6μm CMOS工藝技術(shù)只占用1.85ns來完成32位進(jìn)位計(jì)算。
只要Vi與Wi相等(表示已生成進(jìn)位)，只需要發(fā)送單干線信號(hào)(Single-rail signal)而不是雙干線信號(hào)(dual-rail signal)。這導(dǎo)致芯片面積的明顯縮小，尤其是在第三行中，其中需要更多的空間來容納從最低位跨到最高位的信號(hào)。從而，得出的加法器是相當(dāng)緊致的。
作為采用上述技術(shù)的實(shí)例，下面考慮帶有適度芯片面積的80位高速加法器的設(shè)計(jì)。
通過相加兩個(gè)1位數(shù)ai與bi來估算進(jìn)位Ci，如上面表1中所示。值ai與bi定義了兩種一般情況。第一情況，當(dāng)兩個(gè)運(yùn)算數(shù)位相等時(shí)產(chǎn)生進(jìn)位請(qǐng)求。如果兩個(gè)輸入都是1出現(xiàn)1進(jìn)位請(qǐng)求，而如果兩個(gè)輸入都是0則出現(xiàn)0進(jìn)位請(qǐng)求。第二情況，當(dāng)運(yùn)算數(shù)位具有不同值時(shí)不產(chǎn)生進(jìn)位請(qǐng)求。字母u表示無進(jìn)位請(qǐng)求。
通過取圖9中所示的四路進(jìn)位仲裁器作為示例引入進(jìn)位仲裁的概念。任何輸入對(duì)ai與bi(0≤i≤3)都能作出進(jìn)位請(qǐng)求，從而兩個(gè)或更多進(jìn)位請(qǐng)求可同時(shí)出現(xiàn)。因此，必須仲裁這些進(jìn)位請(qǐng)求。輸入對(duì)(a3,b3)能作出不可屏蔽的進(jìn)位請(qǐng)求，這里不可屏蔽意味著輸出C必須總是確認(rèn)來自輸入對(duì)(a3,b3)的進(jìn)位請(qǐng)求。其它三個(gè)輸入對(duì)(a2,b2)、(a1,b1)及(a0,b0)能作出可屏蔽的進(jìn)位請(qǐng)求，這里可屏蔽意味著輸入對(duì)(a3,b3)可以屏蔽來自這三個(gè)輸入對(duì)的進(jìn)位請(qǐng)求。輸入對(duì)(a2,b2)比輸入對(duì)(a1,b1)及(a0,b0)具有更高的優(yōu)先級(jí)。輸入對(duì)(a0,b0)具有最低優(yōu)先級(jí)。
只有在沒有來自輸入對(duì)(a3,b3)的不可屏蔽的進(jìn)位請(qǐng)求時(shí)，輸出C才確認(rèn)來自輸入對(duì)(a2,b2)的可屏蔽進(jìn)位請(qǐng)求。只有在沒有來自輸入對(duì)(a3,b3)的不可屏蔽的進(jìn)位請(qǐng)求且沒有來自輸入對(duì)(a2,b2)的可屏蔽的進(jìn)位請(qǐng)求時(shí)，輸出C才確認(rèn)來自輸入對(duì)(a1,b1)的可屏蔽的進(jìn)位請(qǐng)求。只有在沒有來自輸入對(duì)(a3,b3)、(a2,b2)及(a1,b1)的進(jìn)位請(qǐng)求時(shí)，輸出C才確認(rèn)來自輸入對(duì)(a0,b0)的進(jìn)位請(qǐng)求。表7列出實(shí)現(xiàn)四路進(jìn)位仲裁器所需的真值表的概要
，便能快速地生成進(jìn)位。例如，圖10示出基于進(jìn)位仲裁的16位進(jìn)位計(jì)算。實(shí)心點(diǎn)表示進(jìn)位仲裁器。利用m路進(jìn)位仲裁器的n位數(shù)加法能在與0(logmn)成比例的時(shí)間中完成。
理論上，各進(jìn)位仲裁器處理的輸入越多，生成進(jìn)位越快。然而，多于四路的進(jìn)位仲裁器通常沒有實(shí)際意義。首先，需要太多串聯(lián)晶體管來實(shí)現(xiàn)這些仲裁器，這導(dǎo)致低效的CMOS設(shè)計(jì)。其次，仲裁器單元布局對(duì)于數(shù)據(jù)通路的位間距很容易變得太大。選擇了四路進(jìn)位仲裁器及它們的動(dòng)態(tài)CMOS實(shí)現(xiàn)，因?yàn)樵谶@一80位設(shè)計(jì)中它們給出好的結(jié)果。其它設(shè)計(jì)，諸如32位加法器，最好用3路進(jìn)位仲裁器。
受到在自定時(shí)設(shè)計(jì)中所采用的雙軌(dual rail)編碼的推動(dòng)，進(jìn)位請(qǐng)求輸出c可用兩條線(aa,bb)編碼，如表8中所示。式6與7給出表7與8定義的表現(xiàn)。
表8aa=a3b3+(a3+b3)(a2b2+(a2+b2)(a1b1+(a1+b1)a0))(6)bb=a3b3+(a3+b3)(a2b2+(a2+b2)(a1b1+(a1+b1)b0))(7)圖11示出按照上式的四路進(jìn)位仲裁器的直接動(dòng)態(tài)CMOS實(shí)現(xiàn)。該電路的操作使得在控制握手信號(hào)的復(fù)位階段期間輸入a3與b3為低時(shí)將節(jié)點(diǎn)n1與n2預(yù)充電到高，而在計(jì)算階段期間有條件地放電。緩沖器是用來保持驅(qū)動(dòng)強(qiáng)度的。
圖12給出四路進(jìn)位仲裁器的修正版本。這里假定每一個(gè)輸入對(duì)(ai,bi)取三個(gè)值(00)、(11)與(10)之一，并已將(01)變換成(10)。理由是雙重的。第一，容易將修改的電路布置進(jìn)數(shù)據(jù)通路的位間距中(在本實(shí)施例中為21.5μm)并且比直接實(shí)現(xiàn)快大約300ps。第二且更重要的是，輸出aa與bb具有新的意義。如果輸出aa與bb具有不同的值，這表示沒有來自輸入的進(jìn)位請(qǐng)求，如上所述。然而，我們可以考慮四路進(jìn)位仲裁器的另一方面。如果將四路進(jìn)位仲裁器作為4位加法的進(jìn)位生成電路考慮，則可認(rèn)為輸出aa與bb之一為以零進(jìn)位輸入生成的進(jìn)位輸出，而另一個(gè)則是以1進(jìn)位輸入生成的。直接實(shí)現(xiàn)并不區(qū)分哪一個(gè)是以零進(jìn)位輸入生成的進(jìn)位輸出及哪一個(gè)是以1進(jìn)位輸入生成的。修正后的電路正確地給出輸出aa為以1進(jìn)位輸入生成的進(jìn)位輸出而輸出bb則為以零進(jìn)位輸入生成的進(jìn)位輸出。這導(dǎo)致芯片面積的明顯縮小(見下面)并且是本實(shí)施例的重要特征。
然而，修正的實(shí)現(xiàn)的采用要求將輸入從(01)轉(zhuǎn)換成(10)。幸好這不成問題；轉(zhuǎn)換是簡單的。每位包括一個(gè)2輸入“與非”(NAND)門及一個(gè)2輸入“或非”(NOR)門。為了實(shí)現(xiàn)原因，通常無論如何需要這些門來隔離來自主輸入總線的信號(hào)。這里的差別在于用“與非”及“或非”門來替代反相器。如果將兩條輸入總線設(shè)計(jì)成使用預(yù)充電結(jié)構(gòu)，當(dāng)將總線預(yù)充電到高時(shí)，經(jīng)過“與非”及“或非”門之后的輸出自然是低的(在動(dòng)態(tài)實(shí)現(xiàn)中所要求的)。此外，這些“與非”及“或非”門能重新用于ALU設(shè)計(jì)中的邏輯運(yùn)算。
首先考慮高速加法器設(shè)計(jì)的傳統(tǒng)方法。圖13示出采用進(jìn)位選擇方案的傳統(tǒng)加法器設(shè)計(jì)。將輸入分成d位的群。每一群需要兩個(gè)加法器。一個(gè)為帶有零進(jìn)位輸入的加法器而另一個(gè)則帶有1進(jìn)位輸入。進(jìn)位發(fā)生器負(fù)責(zé)為所有的群生成邊界進(jìn)位，然后利用多路復(fù)用器用它們來選擇適當(dāng)?shù)暮汀榱似胶膺M(jìn)位發(fā)生器與群加法器兩者的延時(shí)，必須作出設(shè)計(jì)選擇來選擇適當(dāng)?shù)娜骸Ｈ绻麑⑷杭臃ㄆ髯龅锰L，則群加法器的增加的延時(shí)超過進(jìn)位發(fā)生器中的減少的延時(shí)。如果將群加法器做得太短，則進(jìn)位發(fā)生器的邏輯深度增加而其延時(shí)決定總加法器延時(shí)。
圖14中示出按照本發(fā)明的一個(gè)實(shí)施例的80位加法器的框圖。將整個(gè)加法器看成是(但并不分成)由5個(gè)16位的群構(gòu)成的。第一行為轉(zhuǎn)換電路，包含2輸入“與非”及“或非”門。第二與第三行為產(chǎn)生各群內(nèi)部的進(jìn)位并具有前面討論的形式的四路仲裁器。第四行產(chǎn)生帶有零進(jìn)位輸入及1進(jìn)位輸入的兩個(gè)中間和。最后一行為選擇最終和結(jié)果的多路復(fù)用器及生成邊界進(jìn)位C16、C32、C48及C64的三個(gè)進(jìn)位仲裁器。在進(jìn)位計(jì)算的兩行后面已經(jīng)生成16個(gè)最低位的進(jìn)位。很清楚，與傳統(tǒng)的進(jìn)位選擇方案比較，已消除了對(duì)群加法器的需要。兩個(gè)中間和是在進(jìn)位生成樹內(nèi)巧妙地生成的。這導(dǎo)致芯片面積的明顯縮小，尤其是將群做得長時(shí)，因?yàn)槿杭臃ㄆ饕残枰承┯糜谶M(jìn)位計(jì)算的機(jī)制。在某種意義上，傳統(tǒng)的方法導(dǎo)致太多冗余性。值得指出，如果已知信號(hào)aa與bb相等(說明已生成進(jìn)位，1進(jìn)位或0進(jìn)位請(qǐng)求)只需要發(fā)送單軌信號(hào)(而不是雙軌信號(hào))。
加法器是以0.5μm三金屬CMOS技術(shù)設(shè)計(jì)的。該布局具有規(guī)范的結(jié)構(gòu)及均勻的扇入與扇出負(fù)載，并從而非常緊致。布局后HSPICE模擬顯示加法器占用3.5ns來完成80位加法。表9中概述了這一加法器的特征。
表9已研制了一種進(jìn)位仲裁方案，其中進(jìn)位是基于進(jìn)位計(jì)算的結(jié)合性用若干進(jìn)位請(qǐng)求的優(yōu)先化仲裁生成的。所提出的方案不僅由于需要較少的邏輯層而產(chǎn)生高速加法器，并且還提供規(guī)范與緊致的布局及均勻的扇入與扇出負(fù)載。
已設(shè)計(jì)出及修正了四路進(jìn)位仲裁器的動(dòng)態(tài)CMOS實(shí)現(xiàn)。修正版本使用雙重含義。如果輸出aa與bb相等，說明已生成了進(jìn)位。如果它們不同，說明輸出aa是以1進(jìn)位輸入生成的進(jìn)位輸出而輸出bb則是以零進(jìn)位輸入生成的。
已根據(jù)提出的方案描述了異步80位加法器設(shè)計(jì)，它以0.5μm三金屬CMOS技術(shù)用3.5ns來計(jì)算80位和。有效面積為1720μm×124μm，加法器的重要特征為在進(jìn)位生成樹內(nèi)巧妙地生成兩個(gè)中間和。
權(quán)利要求
1．一種用于相加第一二進(jìn)制數(shù)與第二二進(jìn)制數(shù)的加法器電路，所述加法器電路包括進(jìn)位計(jì)算電路，用于計(jì)算表示所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)的對(duì)應(yīng)位塊及對(duì)所述塊的輸入進(jìn)位值之和的進(jìn)位生成控制信號(hào)，所述進(jìn)位生成控制信號(hào)包括各可具有值P或Q之一的兩個(gè)信號(hào)V與W，所述進(jìn)位生成控制信號(hào)按照下述關(guān)系從所述和中編碼進(jìn)位結(jié)果V=W=P表示進(jìn)位消除，從而所述進(jìn)位結(jié)果為與所述輸入進(jìn)位值無關(guān)的零；V≠W表示進(jìn)位傳播，從而所述進(jìn)位結(jié)果等于所述輸入進(jìn)位值；以及V=W=Q表示進(jìn)位生成，從而所述進(jìn)位結(jié)果為與所述輸入進(jìn)位值無關(guān)的1。
2．權(quán)利要求1中所要求的加法器電路，其中P=0及Q=1。
3．權(quán)利要求1與2中任何一項(xiàng)中所要求的加法器電路，其中所述進(jìn)位計(jì)算電路響應(yīng)包括所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)的兩個(gè)對(duì)應(yīng)位對(duì)之一及兩個(gè)前面計(jì)算的進(jìn)位生成控制信號(hào)的兩對(duì)輸入信號(hào)(a1,b1)與(a2,b2)，以及V與W給出如下V=a2·b2+(a2+b2)·a1；以及W=a2·b2+(a2+b2)·b1。
4．權(quán)利要求1與2中任何一項(xiàng)中所要求的加法器電路，其中所述進(jìn)位計(jì)算電路響應(yīng)包括所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)的三個(gè)對(duì)應(yīng)位對(duì)之一及三個(gè)前面計(jì)算的進(jìn)位生成控制信號(hào)的三對(duì)輸入信號(hào)(a1,b1)、(a2,b2)與(a3,b3),以及V與W給出如下V=a3·b3+(a3+b3)(a2·b2+(a2+b2)·a1)；以及W=a3·b3+(a3+b3)(a2·b2+(a2+b2)·b1)。
5．權(quán)利要求1與2中任何一項(xiàng)中所要求的加法器電路，其中所述進(jìn)位計(jì)算電路響應(yīng)包括所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)的四個(gè)對(duì)應(yīng)位對(duì)之一及四個(gè)前面計(jì)算的進(jìn)位生成控制信號(hào)的四對(duì)輸入信號(hào)(a1,b1)、(a2,b2)、(a3,b3)及(a4,b4)，以及V與W給出如下V=a4·b4+(a4+b4)(a3·b3+(a3+b3)(a2·b2+(a2+b2)·a1))；以及W=a4·b4+(a4+b4)(a3·b3+(a3+b3)(a2·b2+(a2+b2)·b1))。
6．權(quán)利要求1與2中任何一項(xiàng)中所要求的加法器電路，其中所述進(jìn)位計(jì)算電路響應(yīng)包括所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)的N個(gè)對(duì)應(yīng)位對(duì)之一及N個(gè)前面計(jì)算的進(jìn)位生成控制信號(hào)的N對(duì)輸入信號(hào)(a1,b1)、(a2,b2)、…(aN,bN)，以及V與W按照下述關(guān)系給出V=fNV(aN,bN,…a1,b1)；及W=fNW(aN,bN,…a1,b1)；其中f1V=a1；f1W=b1；而對(duì)于2與N之間的i；fiV=(ai,bi,…a1,b1)=ai·bi+(ai+bi)·fi-1V；以及fiW=(ai,bi,…a1,b1)=ai·bi+(ai+bi)·fi-1W。
7．前面的權(quán)利要求中任何一項(xiàng)中所要求的加法器電路，其中在并行的前置結(jié)構(gòu)中使用多個(gè)所述進(jìn)位計(jì)算電路從所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)計(jì)算全組進(jìn)位位。
8．前面的權(quán)利要求中任何一項(xiàng)中所要求的加法器，其中所述進(jìn)位計(jì)算電路由多個(gè)靜態(tài)CMOS邏輯門構(gòu)成。
9．權(quán)利要求1至7中任何一項(xiàng)中所要求的加法器，其中所述進(jìn)位計(jì)算電路由多個(gè)動(dòng)態(tài)CMOS邏輯門構(gòu)成。
10．前面的權(quán)利要求中任何一項(xiàng)中所要求的加法器電路，包括進(jìn)位二進(jìn)制數(shù)確定電路，響應(yīng)所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)確定由所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)之和的進(jìn)位位組成的進(jìn)位二進(jìn)制數(shù)，所述進(jìn)位二進(jìn)制數(shù)確定電路具有進(jìn)行串行操作來確定所述進(jìn)位二進(jìn)制數(shù)的多個(gè)電路級(jí)，各電路級(jí)用于部分地解決所述進(jìn)位二進(jìn)制數(shù)，及至少一個(gè)電路級(jí)包含至少所述進(jìn)位位計(jì)算電路之一，所述進(jìn)位位計(jì)算電路生成在所述電路級(jí)之間傳遞的作為對(duì)下一電路級(jí)的輸入信號(hào)的進(jìn)位控制生成信號(hào)；以及組合邏輯電路，響應(yīng)所述第一二進(jìn)制數(shù)、所述第二二進(jìn)制數(shù)及所述進(jìn)位二進(jìn)制數(shù)的各自的對(duì)應(yīng)位以生成結(jié)果二進(jìn)制數(shù)的對(duì)應(yīng)位。
11．權(quán)利要求10中所要求的加法器電路，其中對(duì)于所述第一二進(jìn)制數(shù)、所述第二二進(jìn)制數(shù)及所述進(jìn)位二進(jìn)制數(shù)的對(duì)應(yīng)位A、B及C，所述組合邏輯電路執(zhí)行運(yùn)算((A XOR B)XOR C)。
12．前面的權(quán)利要求中任何一項(xiàng)中所要求的加法器電路，其中對(duì)于進(jìn)位計(jì)算電路，所述進(jìn)位控制生成信號(hào)為之必須表示進(jìn)位消除或進(jìn)位生成之一，V=W，及可利用單一信號(hào)線來傳輸所述進(jìn)位控制生成信號(hào)。
13．前面的權(quán)利要求中任何一項(xiàng)中所要求的加法器電路，其中所述進(jìn)位計(jì)算電路具有一個(gè)進(jìn)位輸入及生成一個(gè)進(jìn)位輸出，使得當(dāng)V≠W時(shí)，以1作為進(jìn)位輸入則V等于進(jìn)位輸出，而以0作為進(jìn)位輸入則W等于進(jìn)位輸出。
14．權(quán)利要求13中所要求的加法器電路，其中所述進(jìn)位計(jì)算電路與進(jìn)位選擇電路組合來生成最終結(jié)果數(shù)。
15．一種包含前面的權(quán)利要求中任何一項(xiàng)中所要求的加法器電路的集成電路微處理器。
16．一種操作用于相加第一二進(jìn)制數(shù)及第二二進(jìn)制數(shù)的加法器電路的方法，所述方法包括下述步驟計(jì)算表示所述第一二進(jìn)制數(shù)與所述第二二進(jìn)制數(shù)的對(duì)應(yīng)位塊及對(duì)所述塊的輸入進(jìn)位值之和的進(jìn)位生成控制信號(hào)，所述進(jìn)位生成控制信號(hào)包括各能具有值P或Q之一的兩個(gè)信號(hào)V與W，所述進(jìn)位生成控制信號(hào)按照下述關(guān)系從所述和中編碼進(jìn)位結(jié)果V=W=P表示進(jìn)位消除，從而所述進(jìn)位結(jié)果為與所述輸入進(jìn)位值無關(guān)的零；V≠W表示進(jìn)位傳播，從而所述進(jìn)位結(jié)果等于所述輸入進(jìn)位值；以及V=W=Q表示進(jìn)位生成，從而所述進(jìn)位結(jié)果為與所述輸入進(jìn)位值無關(guān)的1。
全文摘要
二進(jìn)制加法器電路包括用兩個(gè)信號(hào)值(V,W)編碼進(jìn)位生成控制信號(hào)的進(jìn)位計(jì)算電路,使得V=W=0表示進(jìn)位消除,V=W=1表示進(jìn)位生成及V≠W表示進(jìn)位傳播。進(jìn)位計(jì)算電路可用靜態(tài)或動(dòng)態(tài)CMOS邏輯實(shí)現(xiàn)。
文檔編號(hào)G06F7/50GK1232561SQ9719846
公開日1999年10月20日 申請(qǐng)日期1997年7月4日 優(yōu)先權(quán)日1996年10月2日
發(fā)明者劉鑒偉 申請(qǐng)人:Arm有限公司