專利名稱：集成存儲器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成于一半導(dǎo)體芯片之上的存儲器電路，而本發(fā)明之一較佳的，但并非唯一的，應(yīng)用范圍系為“DRAM”，亦即，動態(tài)讀取/寫入內(nèi)存。
背景技術(shù)：
一存儲器芯片系容納了分別占據(jù)該芯片表面之一結(jié)合區(qū)域的一、或多個分開之“儲庫(bank)”中的大量多數(shù)存儲器胞元，而每一儲庫系包含通常呈現(xiàn)一行與列之類矩陣配置的存儲器胞元，另外包含覆蓋該矩陣、并包括行與列選擇線路(“字符線路”以及“位線路”)的一轉(zhuǎn)換網(wǎng)絡(luò)，以及亦包含地址譯碼器、線路轉(zhuǎn)換器、驅(qū)動器、以及數(shù)據(jù)放大器，以能夠藉由地址位作為基礎(chǔ)而將所選擇的存儲器胞元連接至在該儲庫上的數(shù)據(jù)連接，因此，數(shù)據(jù)系可以被寫入至、或讀取自這些胞元，此外，為了控制該讀取以及寫入模式，每一儲庫系具有用于控制信號的連接，而這些控制信號則不僅是包括該等地址位，其尚具有用于控制持續(xù)之該等讀取以及寫入循環(huán)的各式時間控制以及轉(zhuǎn)換信號。
于該存儲器芯片上，經(jīng)由直接電連接至在該芯片上之相關(guān)接觸區(qū)域，“連接襯墊(connection pads)”，的外部供給線路，供給電壓系施加，外部控制信號(時脈信號、地址位、以及控制指令)系輸入，以及數(shù)據(jù)信號系輸入以及輸出，而在這些襯墊以及連接至該等存儲器儲庫連接的內(nèi)部信號線路之間，系為各式的電路配置，以確保該等外部控制信號系于一規(guī)定的邏輯結(jié)合以及同步中被傳送至該等相關(guān)儲庫控制線路，以及亦確保于，一方面，該等儲庫之?dāng)?shù)據(jù)線路以及，另一方面，該等數(shù)據(jù)連接襯墊之間，該等數(shù)據(jù)信號系在一分別規(guī)定的關(guān)連中進行傳送，因此，這些電路配置系基本上會于該等連接襯墊以及該等存儲器儲庫連接、或是按照路線路發(fā)送至這些連接的該等內(nèi)部信號線路之間形成一“接口系統(tǒng)”，而該等連接襯墊、該接口系統(tǒng)、以及該等內(nèi)部信號線路則會被集成于位在該等存儲器儲庫所占據(jù)之表面區(qū)域之外的該芯片表面的區(qū)域之中。
然而，被大量生產(chǎn)為在半導(dǎo)體芯片上之集成芯片之存儲器電路的市場卻會遭受到變動，而此系不僅有關(guān)于存儲器芯片本身之需求，亦有關(guān)于，特別是，如此之芯片之不同規(guī)格的快速改變需求。
芯片生產(chǎn)者雖然想要盡可能快速的對任何的需求有所反應(yīng)，但是，此卻會受到存儲器芯片之制造時間系會相對變長(其目前在四至六個月之間)之事實的阻礙，所以，為了這個理由，將存儲器芯片設(shè)計為它們可以在生產(chǎn)程序的一盡可能晚的階段、或是甚至直到它們實際上使用之前，才被設(shè)定成復(fù)數(shù)可可選擇規(guī)格之其中之一，已經(jīng)變得是廣泛的習(xí)知慣例，不過，后者的程序，亦即，在使用期間進行設(shè)定，則僅適用于少數(shù)的操作參數(shù)，例如，猝發(fā)長度(burst length)(在每一次存取操作期間，被寫入、或讀取之?dāng)?shù)據(jù)序列的長度)、或是“CAS延遲”(在有效指令以及真實讀取、寫入模式開始之間的等待時間)，在此背景之下，該等參數(shù)系會以來自該外部存儲器控制器的一指令作為基礎(chǔ)，并藉由設(shè)定集成在該芯片上之一模式緩存器中的特別位而加以設(shè)定，也就是說，于操作控制期間，或多或少藉由軟件而加以設(shè)定。
然而，由于該芯片硬件的適當(dāng)設(shè)計，尤其是由于先前所述之接口系統(tǒng)的電路設(shè)計，因此，仍然有操作、或規(guī)格參數(shù)之市場相關(guān)變動范圍應(yīng)該受到考慮， 而如此之參數(shù)，舉例而言，系為相關(guān)于儲存時脈、該儲存時脈之頻率、系統(tǒng)時脈之頻率、已發(fā)送及接收之?dāng)?shù)據(jù)流的位長度、外部供給電壓、以及在該已發(fā)送及接收數(shù)據(jù)中之邏輯層次的電壓數(shù)值，的數(shù)據(jù)率。
而為了能夠允許不同選擇的操作模式，已知的慣例是將集成存儲器芯片設(shè)計成為“整合式(combo)”芯片，因此，在此背景中，該接口系統(tǒng)的許多組件系會盡可能的被設(shè)計為它們可以在可選擇之操作模式中的任何一中運作，也就是說，如其本身之“通用地(universally)”運作，若是該等操作的各式模式系于該等既存的通用組件、該等連接襯墊、以及該等內(nèi)部信號線路之間需要不同之信號路徑樣式的話，則邏輯閘極的一復(fù)合系統(tǒng)則會額外地加以提供，而其系能夠以控制電位作為基礎(chǔ)而產(chǎn)生該等不同信號路徑樣式的每一，在該邏輯系統(tǒng)以及該等分別的控制電位源之間的連接，其系會于藉由在最上層金屬化平面中之一接觸形成操作而遞送該芯片之前加以設(shè)置完成，由于此系可以在一非常晚的生產(chǎn)階段，例如，直接在該芯片被封裝之前，才舉行，因此，與市場的一致性系可以很快地加以實行。
然而，如此習(xí)知的整合式芯片系具有它們本身的缺點。由于該接口系統(tǒng)以及該邏輯系統(tǒng)的許多組件系需要在不同的操作模式中運作，因此，就設(shè)計以及這些組件之尺寸方面而言，妥協(xié)是必須的，而且，具有一特別操作模式之理想特質(zhì)的許多組件，其系可能對另一操作模式而言即無法良好的運作，因此，要設(shè)計出對所有操作模式皆為理想方式之接口系統(tǒng)的實在成功度很小。

發(fā)明內(nèi)容
本發(fā)明的目的即在于設(shè)計出一集成存儲器芯片，而其接口系統(tǒng)可以首先于生產(chǎn)的一末期階段中，為了復(fù)數(shù)操作模式的其中任一而進行架構(gòu)，然后，接著可以在考慮到任何已設(shè)置之架構(gòu)的情形下以理想的方式運作。
據(jù)此，本發(fā)明系藉由一存儲器電路而實施，該存儲器電路系包括至少一存儲器儲庫，系具有多數(shù)的存儲器胞元，以及用于為了讀取以及寫入數(shù)據(jù)之目的而存取該等存儲器胞元的連接；復(fù)數(shù)連接襯墊，系被連接以到達該芯片的外部供給線路，以用于輸入以及輸出信號；一接口系統(tǒng)，用于該等連接襯墊以及被連接至該等存儲器儲庫連接之相關(guān)內(nèi)部信號線路之間的信號傳送，在此，該等連接襯墊，該接口系統(tǒng)，以及該等相關(guān)內(nèi)部信號線路系被集成于該芯片表面上，該存儲器儲庫或該等存儲器儲庫所占據(jù)之表面區(qū)域之外的區(qū)域之中。依照本發(fā)明，就該存儲器電路之m＞2個不同操作模式的每一而言，該接口系統(tǒng)的一分別相關(guān)架構(gòu)系會實施，而成為包含僅用于該考慮中架構(gòu)之所有必要電路組件的一分開接口電路，再者，該各式接口電路的每一系配置而分布于該芯片表面的復(fù)數(shù)間隔區(qū)段之上，因此，不同接口電路的區(qū)段系會彼此交替，此外，僅有相關(guān)于所需操作模式的該接口電路會于該存儲器電路正在使用時，藉由在最上層金屬化平面中之金屬化而被有效地連接于該等相關(guān)內(nèi)部信號線路以及該等連接襯墊之間。
由于每一操作模式系會具有為其所提供之一相當(dāng)獨特的接口電路，且其本身系于每一例子中為完整，因此，并不需要任何在該接口系統(tǒng)之設(shè)計上的妥協(xié)，該等獨特電路的每一系就設(shè)計以及用于考慮中操作模式之獨特電路組件方面可以被最佳化，再者，一特別的優(yōu)點系可以透過將每一接口電路分割成為實體上分開的、且藉由分別的其它接口電路之區(qū)段進行交插的區(qū)段而加以獲得用于在各式連接襯墊以及各式內(nèi)部信號線路之間的信號傳送、以及用于該等各式接口電路兩者之在該等信號路徑中的長度差異系會小于每一接口電路若加以集成而成為一分別的結(jié)合區(qū)塊的時后，因此，信號傳播時間系會較短，并且，用于傳播時間調(diào)整的必要條件亦可以維持較低。
依照本發(fā)明設(shè)計的一接口系統(tǒng)系自然地較一習(xí)知整合式芯片的接口系統(tǒng)需要更多的電路組件來執(zhí)行，然而，此并非必然地表示該芯片表面總體需要大于一整合式芯片的例子。在該等儲庫外面之該等表面區(qū)域的尺寸系主要地藉由線路扎(line bundle)的實際寬度而加以決定，其中，該線路扎系會在該芯片范圍內(nèi)，以平行的形式將該等數(shù)據(jù)襯墊上待發(fā)送之已接收數(shù)據(jù)、該等已接收數(shù)據(jù)傳送至及傳送自該等儲庫，而且，這些線路扎、或總線系會包括平行導(dǎo)電軌跡，而其通常相對而言較長，并且，其特殊未反應(yīng)電阻以及電容系會因此而必須為盡可能小，以保持衰減以及傳播時間的一最小值，為了這個理由，該等線路扎系無法被微型化至與在該接口系統(tǒng)中之該等半導(dǎo)體電路同樣大的范圍，因此，隨著集成技術(shù)的發(fā)展，其系有可能集成不斷增加地更多半導(dǎo)體電路于該線路扎所用之該芯片表面區(qū)域的范圍之內(nèi)。
本發(fā)明之原則系于接下來以圖式做為參考、并利用示范性實施力而進行更詳盡的解釋。


圖1其系顯示具有四個儲庫之一集成存儲器芯片之設(shè)計，以及用于相關(guān)于數(shù)據(jù)率之兩種可選擇操作模式之一接口系統(tǒng)的一根據(jù)本發(fā)明的配置的圖式；圖2其系顯示用于相關(guān)于一集成存儲器芯片中之?dāng)?shù)據(jù)位長度的兩種可選擇操作模式，以習(xí)知技術(shù)作為基礎(chǔ)之一“整合式(combo)”接口系統(tǒng)之設(shè)計以及實體配置的一例子的透視爆炸圖；圖3其系使用圖2中相似形式的圖例來顯示一根據(jù)本發(fā)明之接口系統(tǒng)，用于相關(guān)于其設(shè)定操作模式之前之?dāng)?shù)據(jù)位長度的兩種可選擇操作模式；圖4其系顯示在已經(jīng)被設(shè)定為第一操作模式之后之根據(jù)圖3的該接口系統(tǒng)；以及圖5其系顯示在已經(jīng)被設(shè)定為第二操作模式之后之根據(jù)圖3的該接口系統(tǒng)。
具體實施例方式
在各個附圖中，相同或相似的組件系利用大寫字母的相同縮寫而加以標示，其系通常具有一依附加的數(shù)字、或小寫字母作為一序號。而當(dāng)復(fù)數(shù)相似的組件在敘述的文章中被提及時，正被討論的數(shù)字系會被置于中括號[ ]之中，并且，在數(shù)字之間具有一冒號以代表“至”的意思。
在圖1中所顯示的存儲器芯片系包含四個存儲器儲庫BK
，其系被集成于矩形芯片表面的四個象限之中，而在該等儲庫之間，系具有一交叉形狀的表面范圍，其系包含用于控制對該等儲庫中之該等存儲器胞元進行存取的所有周邊電路組件，其中，未為該等儲庫所用之此交叉形狀周邊范圍系包括一X方向走向(在該等儲庫中之行編號之方向)的區(qū)域，該芯片之“脊柱”系于接續(xù)的文中亦稱之為“主要信道”GX，以及于Y方向(列編號之方向)呈直角并轉(zhuǎn)為相對的兩個區(qū)域，其系于接續(xù)文中亦稱之為“次要信道”GY，GY-0系于在該等儲庫BK0以及BK1之間的該次要信道，以及GY-23則為在該等儲庫BK2以及BK3之間的該次要信道。
該主要信道系亦包含該外部供給線路到達在一最上層金屬化平面中之該芯片的該等連接襯墊，不過，僅顯示該等數(shù)據(jù)位的該等連接襯墊P，在所圖例說明的例子中，系有八個數(shù)據(jù)襯墊P
，亦即，所顯示的該芯片系為一“x8芯片”，而在其之上，一數(shù)據(jù)流則可以以具有一位長度n＝8的平行格式而進行輸入以及輸出，不過，此僅是為了維持該圖式之清楚所選擇的例子，目前，具有16個數(shù)據(jù)襯墊的x16芯片才是最常見的。通常，該芯片系亦會具有復(fù)數(shù)另外的連接襯墊，以用于輸入地址、指令、以及時脈信息，而這些另外的襯墊系為了清楚的理由而未顯示于圖式之中，以及系同樣地，可以被集成于該最上層金屬化平面中，該主要信道GX之區(qū)域之中。
顯示于圖1中的該存儲器芯片，其系為可以在制造的一末期階段中，被設(shè)定為兩個不同操作模式的其中之一、或是其中另一的形式，該第一操作模式系可以是雙倍數(shù)據(jù)率模式(DDR模式)，舉例而言，以及該第二操作模式系可以是單倍數(shù)據(jù)率模式(SDR模式)，舉例而言。本發(fā)明系將首先利用此例子而接下來進行解釋。
若是在圖1中所顯示的該存儲器芯片系意欲于DDR模式中運作的話，則兩個n＝8位之?dāng)?shù)據(jù)封包的每一系皆會于每一儲存時脈周期中，已分別尋址之存儲器儲庫的兩個不同半邊，同時進行進行讀取、或?qū)懭?，而為了這個目的，每一儲庫系具有2個n＝16的數(shù)據(jù)連接，亦即，在第一半邊上之n＝8的數(shù)據(jù)連接DA
，以及，在第二半邊上之n＝8的數(shù)據(jù)連接DA[8:15]，其中，該等數(shù)據(jù)連接DA
系被連接至相關(guān)的內(nèi)部數(shù)據(jù)線路DL
，而該等數(shù)據(jù)連接DA[8:15]則是被連接至相關(guān)的內(nèi)部數(shù)據(jù)線路DL[8:15]。在讀取模式中，由于每一雙倍封包讀取系會同時的經(jīng)由該等數(shù)據(jù)線路DL
而被分開成為兩個連續(xù)的單倍封包，因此，該8位系會以相等于該儲存時脈之雙倍的一數(shù)據(jù)率而連續(xù)出現(xiàn)在一內(nèi)部8位數(shù)據(jù)總線(未顯示)之上，并且，自此，其系會利用已適當(dāng)時序的傳輸取樣電路，藉由此“雙倍”數(shù)據(jù)率，而經(jīng)信道被引導(dǎo)至八個數(shù)據(jù)襯墊，而在寫入模式中，在該等襯墊P
上并以該“雙倍”數(shù)據(jù)率所接收、且經(jīng)信道被引導(dǎo)至該數(shù)據(jù)總線的該8位單倍封包系會分別成對的結(jié)合，而成為一16位雙倍封包，然后，該雙倍封包則會接著利用該等數(shù)據(jù)線路DL[1:15]，且于該儲存時脈，而被平行寫入該分別尋址的儲庫。
若是在圖1中所顯示的該存儲器芯片系意欲于SDR模式中運作的話，則在分別已尋址存儲器儲庫上之讀取模式中，根據(jù)尋址，僅會有一8位數(shù)據(jù)封包在該儲存時脈之每一周期中的一分別已尋址儲庫半邊上被讀取，無論是經(jīng)由該等數(shù)據(jù)線路DL
而來自該8個數(shù)據(jù)連接DA
者、或是經(jīng)由該等數(shù)據(jù)線路DL[8:15]而來自該8個數(shù)據(jù)連接DA[8:15]者，該等8位封包系會以相等于該儲存時脈的一數(shù)據(jù)率，而直接按照路線路地被連續(xù)發(fā)送至該內(nèi)部8位數(shù)據(jù)會流排，并且，自此，其系會以此“單倍”數(shù)據(jù)率，而經(jīng)信道被引導(dǎo)至八個數(shù)據(jù)襯墊P
，而在寫入模式中，在該等襯墊P
上，以該“單倍”數(shù)據(jù)率所接收且經(jīng)信道被引導(dǎo)至該數(shù)據(jù)總線的該等8位封包，其系會直接地被耦接至該等數(shù)據(jù)線路DL
、或者是DL[8:15]，并且會被傳送至該分別已尋址儲庫之該等相關(guān)數(shù)據(jù)連接。
該內(nèi)部8位數(shù)據(jù)總線系會于該最上層金屬化平面中、或之下的該主要信道區(qū)域GX中移動，并且，為了不使圖式受到混淆，因此未顯示于圖1中。該等數(shù)據(jù)線路DL系會自該主要信道GX轉(zhuǎn)向，并且進入該等次要信道GY，而到達毗鄰該等儲庫BK上之點的該等數(shù)據(jù)連接DA。
在DDR模式中，用于該等襯墊P
以及該等內(nèi)部數(shù)據(jù)線路DL
之間之?dāng)?shù)據(jù)傳送所需要的所有電路組件系被包含于一第一接口電路之中，而該第一接口電路則會被分開(“分割”)成為集成于該主要信道GX之中、且邊界在圖1中以點虛線表示之實體上隔開的區(qū)段A
，此接口電路A
系包含為了DDR模式所特別設(shè)計的電路組件，例如，用于已增加之?dāng)?shù)據(jù)率的傳輸以及接收取樣電路，以及用于在該等數(shù)據(jù)線路DL以及該內(nèi)部數(shù)據(jù)總線之間之該等數(shù)據(jù)封包序列之并/串轉(zhuǎn)換以及串/并轉(zhuǎn)換的多路復(fù)用及鎖存電路(multiplexer and latch circuits)。
而在SDR模式中，用于該等襯墊P
以及該等內(nèi)部數(shù)據(jù)線路DL
、或DL[8:15]之間之?dāng)?shù)據(jù)傳送所需要的所有電路組件則是包含于一第二接口電路之中，而該第二接口電路系會被分開(“分割”)成為同樣集成于該主要信道GX中，且特別具有實體上利用該第一接口電路之該等區(qū)段A
交插于其間的實體上隔開的區(qū)段B
，該第二接口電路B
系包含為了SDR模式所特別設(shè)計的電路組件，例如，用于該單倍數(shù)據(jù)率的傳輸以及接收取樣電路，不過，用于在該等數(shù)據(jù)線路DL以及該內(nèi)部數(shù)據(jù)總線之間之該等數(shù)據(jù)封包序列之并/串轉(zhuǎn)換以及串/并轉(zhuǎn)換的多路復(fù)用及鎖存電路(multiplexer and latch circuits)系不包含于該二接口電路B
之中，在此，一簡單的、不具一閂鎖功能的儲庫多任務(wù)器系已經(jīng)足夠。
該分別所需的操作模式系藉由在該最上層金屬化平面中形成接觸而加以設(shè)置，為了這個目的，該第一接口電路的該等區(qū)段A
系具有在其中分別規(guī)定的位置“a”，而在該等位置“a”，金屬化操作系可以被用于形成在兩個點之間的導(dǎo)電橋接，再者，該第二接口電路的該等區(qū)段B
則是具有在其中分別規(guī)定的位置“b”。在圖式中，這些橋接位置的數(shù)字以及位置系為了簡化起見而被顯示為相似的形式，但是，實際上，它們系可以是每個區(qū)段皆為完全不同的形式。
該等a橋接點系會被連接至在該等區(qū)段A
中正被考慮的已選擇電路點，以使得該第一接口電路系可以于該等正被考慮之橋接點透過金屬化而完成導(dǎo)電的時候精確地操作(就DDR模式而言)，而該等b橋接點則會被連接至在該等區(qū)段B
中正被考慮的已選擇電路點，以使得該第二接口電路系可以于該等正被考慮之橋接點透過金屬化而完成導(dǎo)電的時候精確地操作(就SDR模式而言)。圖1系顯示該等a橋接點被關(guān)閉(也就是說，導(dǎo)通)，并且該等b橋接點被打開(也就是說，未導(dǎo)通)的例子，也就是說，該存儲器芯片系被設(shè)定至DDR模式。
相似地，正如上述以用于舉例在DDR以及SDR模式之間之一選擇的圖1做為參考一樣，一存儲器芯片系亦可以加以設(shè)計，以用于兩個(或甚至多于兩個)其它操作模式之間的一選擇。最近，系亦有四種數(shù)據(jù)率(DDR2模式)、或是八種數(shù)據(jù)率(DDR3模式)的選擇，而其中，在該等數(shù)據(jù)襯墊上進行輸入以及輸出的該等數(shù)據(jù)封包的接收速率系為該儲存時脈的四、或八倍，而且，該等不同模式(SDR、DDR、DDR2、DDR3)的每一系需要在該等數(shù)據(jù)襯墊以及該等儲庫連接之間的一不同型態(tài)數(shù)據(jù)貢獻，因此，各種的操作模式系會同時需要不同種類的多任務(wù)器功能以及不同種類的地址數(shù)據(jù)轉(zhuǎn)換。此外，所使用的時脈頻率系會至少部分地為不同，而其則會使得有需要以每個狀況都不同作為基礎(chǔ)，而具有該等時序構(gòu)件的不同尺寸。依照本發(fā)明，兩個(或多個)如此之不同操作模式的每一系會具有一指定的接口電路，且其系會于實體上藉由該(等)分別其它接口電路之區(qū)段的交插而分別地被分開成為間隔區(qū)段。
本發(fā)明并不受限于相關(guān)于該數(shù)據(jù)率的操作模式選擇，而是亦可以被用于相關(guān)于除了該數(shù)據(jù)率對該儲存時脈頻率之比率之外的觀點之可選擇操作模式之間的選擇，而如此的一觀點，舉例而言，系可以是該儲存時脈頻率本身的等級。就該存儲器芯片的特殊使用型態(tài)而言，例如，就繪圖應(yīng)用而言，就會需要比其它的使用型態(tài)為高的儲存時脈頻率，在此狀況下，本發(fā)明之應(yīng)用系表示，每一儲存時脈選擇系會具有一指定的接口電路，且該接口電路系分別地于實體上藉由其它接口電路之區(qū)段而笨分開成為間隔區(qū)段，并且，其組件系就該分別的儲存時脈頻率而進行最佳化。
再者，亦可以有相關(guān)于在該等數(shù)據(jù)襯墊上進行輸入以及輸出之該位長度的不同選擇。在此背景之中，該等數(shù)據(jù)襯墊的所有數(shù)量、或是僅一次組會被以依狀況而不同作為基礎(chǔ)而加以使用，而其系當(dāng)然需要該等數(shù)據(jù)襯墊不同地以狀況作為基礎(chǔ)，而被分配至該數(shù)據(jù)總線之該等線路以及該等儲庫的該等數(shù)據(jù)線路，以及亦需要該地址信息以依狀況而不同作為基礎(chǔ)而加以掌控。而且，亦在此背景中，每一位長度選擇系可以于基于本發(fā)明的一配置中具有一分別獨立的接口電路。而基于本發(fā)明之分別指定接口電路可以加以提供之可選擇操作模式的更進一步例子則為可選擇的供給電壓以及可選擇的功率等級，例如，“低功率”以及“高功率”模式。
圖1并沒有顯示該兩個接口電路之該等區(qū)段A
以及B
中之該等電路組件的詳細圖式，以及據(jù)此，亦沒有詳細顯示這些電路組件以及該等橋接a與b之該等連接點之間的連接樣式的外觀，然而，熟習(xí)設(shè)計集成電路之人系將可以在相關(guān)電路區(qū)段的范圍內(nèi)，輕易地執(zhí)行該等橋接位置以及該等連接的分別正確樣式，因此，在最上層金屬化平面中之接觸形成操作系可以被用于有效地選擇該分別的接口電路。所以，其并不需要顯示具有所有細節(jié)的圖式、或是敘述它們，以及此甚至?xí)撾x本說明書之范疇。然而，為了提供本發(fā)明的一良好實施例以及其涵蓋已知“整合式”技術(shù)的優(yōu)點，圖2至圖5系被用于敘述一高度簡化的“原始”例子，特別是利用為了運作為一x4芯片、或一x2芯片而被設(shè)計以在兩個位長度選擇間進行選擇的一存儲器芯片。
圖2式圖5系僅顯示該芯片之中心數(shù)據(jù)總線于其中移動之該芯片表面的區(qū)域，此區(qū)域系位在容納具有該等存儲器胞元之該等儲庫的該等區(qū)域之外，而在具有兩個、或四個儲庫的一芯片之中，該數(shù)據(jù)總線系通常會在該等儲庫之間的該主要信道(脊柱)中移動，且據(jù)此，該等儲庫系需要依照該總線之寬度而彼此間隔分開。在所顯示的例子中，根據(jù)被選擇的最大數(shù)據(jù)位長度，該數(shù)據(jù)總線DB系包括n＝4的平行走向線路BL[a:d]。所有的圖式則僅顯示，在讀取系統(tǒng)中，意欲于將從該數(shù)據(jù)總線DB而讀取自該等存儲器芯片的該數(shù)據(jù)傳送至該等襯墊P
的該接口系統(tǒng)的一半，不過，實際上，該數(shù)據(jù)接口系統(tǒng)系為雙向的，其系為了圖式之清楚而未顯示在寫入系統(tǒng)中意欲于將在該等襯墊上所接收之?dāng)?shù)據(jù)傳送至該總線的該接口系統(tǒng)的另一半。
依照圖例說明“整合式”技術(shù)的圖2，該數(shù)據(jù)總線DB的該四條線路BL[a:d]系藉由在該芯片表面之該主要信道中的金屬化而加以形成，同樣的，在該主要信道中，n＝4的數(shù)據(jù)連接襯墊P0、P1、P2、P3的一行系利用定向于該數(shù)據(jù)總線DB的方式而加以形成，該等四個襯墊P
系具有一相對而言較大的表面區(qū)域，而允許該等襯墊藉由在該芯片被封裝之前的接合、或焊接而被機械地連接至該封包基底的該n＝4相關(guān)數(shù)據(jù)接腳，此外，該主要信道系包括被設(shè)計以根據(jù)所選擇的操作模式，而在不同架構(gòu)之該四個數(shù)據(jù)襯墊P
以及該四個之間設(shè)置信號路徑之一接口系統(tǒng)的構(gòu)件部分，再者，根據(jù)儲庫的數(shù)量，每一總線線路BL系會分支為復(fù)數(shù)數(shù)據(jù)線路(未顯示)，且該接口系統(tǒng)系包含半導(dǎo)體組件以及在這些組件之間的連接線路，并系被顯示為一僅描述電路圖之圖式的形式。
在圖2中(以及亦于圖3至圖5中)，該數(shù)據(jù)總線DB系顯示于一平面I1之中，該接口系統(tǒng)的該等組件系顯示于另一平面I2之中，以及該等襯墊P
則顯示于再另一平面I3之中。該平面I3系實際上為該最上層金屬化平面，而在此同時，該等平面I1以及I2則僅是為了舉例這個理由而顯示為彼此完全分開，以及與該平面I3完全分開，事實上，該數(shù)據(jù)總線DB與線路走向，以及該接口系統(tǒng)的其它部分，系同樣的可以被集成在該最上層平面I3之中，復(fù)數(shù)平面的爆炸圖僅是用以提供觀察者在襯墊群組、該接口系統(tǒng)之電路群組、以及總線線路群組之間的視覺隔離。據(jù)此，該圖式系顯示在該等群組之間的接觸連接總是作為在該等平面間的垂直線路路線路(其系沒有需要一定要基于現(xiàn)實)。
在圖2中所顯示的該接口系統(tǒng)中，每一意欲于自一總線線路BL傳送數(shù)據(jù)至一襯墊P的信號路徑系包含一時序放大器V，而一共有n＝4個如此的放大器V
，而其分別的每一系用于僅連接于該相關(guān)放大器之輸出端之該四個襯墊P
的每一，該等放大器的時序系會與該數(shù)據(jù)序列的該時脈進行同步，根據(jù)施加至其時脈連接之一時脈信號的每一下降緣，每一放大器之輸出端系會“鎖住”在其輸入端所接收之該數(shù)據(jù)位的二進制數(shù)值，直到下一下降時脈緣到達為止，而移動通過該接口系統(tǒng)之該時脈線路則是為了清楚的理由而未加以顯示。
在操作為一x2芯片期間，也就是說，在x2模式中，僅需要使用具有該等放大器V0與V1的該等總線線路BLa與BLb以及該等襯墊P0與P1，較佳地是，以下列的配置樣式BLa--VO--P0BLb--V1--P1也就是說，在此例子中，僅兩個信號路徑需要被活化，亦即，一自BLa經(jīng)由V0到達P0的路徑，以及一BLb經(jīng)由V1到達P1的路徑。而在操作為一x4芯片期間，也就是說，在x4模式中，系會使用具有所有四個路徑P
的所有四個總線線路BL[a:d]以及所有四個路徑P
，較佳地是利用下列的配置樣式BLa--V2--P2BLb--V0--P0BLc--V1--P1BLd--V3--P3因此，在此例子中，其系需要活化四個信號路徑，且其中沒有任何一對應(yīng)至用于x2模式中之任何如此的信號路徑，此外，該四個放大器的其中之二，亦即，在所提及之配置樣式中的該等放大器V0以及V1，系被會用于x2模式以及x4模式兩者之中。
因此，為了在該兩個模式之間進行選擇，該接口系統(tǒng)系會需要可以假設(shè)為兩種不同切換狀態(tài)的復(fù)合切換邏輯，以產(chǎn)生一或其它的配置樣式。在圖1中所顯示的例子中，此切換邏輯系包括AND閘極、OR閘極以及一反向器的結(jié)合，其中，該反向器系插入在該四個總線線路BL[a:d]以及該等四個放大器V
之該等輸入端之間，并且其切換狀態(tài)系取決于在一電路點S之一控制電位的邏輯數(shù)值“0”或“1”。而根據(jù)該切換邏輯所顯示的圖式，其系可以看出(在不需要關(guān)于此之一分開敘述的情形下)，當(dāng)S處于邏輯電位“1”時，上述的配置樣式系獲得而用于x2模式，而當(dāng)S系處于邏輯電位“0”時，則上述的配置樣式系獲得而用于x4模式，并且，在2x模式中，該等放大器V2以及V3系會使該等襯墊固定地維持在“0”電位，而同時，該等放大器V0以及V1則會依照經(jīng)由BLa以及BLb所供給之該等數(shù)據(jù)位而改變該等襯墊P0以及P1的該等電位，再者，于x4模式中，該等放大器V
系會依照經(jīng)由該四個總線線路BL[a:d]所供給之該等數(shù)據(jù)位而改變所有四個襯墊P
的該等電位。
為了能夠規(guī)定該切換邏輯之分別切換狀態(tài)，該電路點S系被連接至該最上層金屬化平面I3之一接觸點S’，其中，該接觸點系具有兩個與其相鄰的更進一步接觸點SA以及SB，SB系會永久地被連接至該電位“0”之來源(例如，接地、或“低”電位)，以及SA系會永久地被連接至該電位“1”的來源(“高”電位，例如，以接地做為參考的+2.4伏特)。而為了將該存儲器芯片架構(gòu)成為一x2芯片，S’系會藉由在該平面I3中的金屬化而被連接至該接觸點SA，再者，為了將該存儲器芯片架構(gòu)成為一x4芯片，S’系會藉由在該平面I3中的金屬化而被連接至該接觸點SB，而該正在考慮中的金屬化系會于一最后的金屬化步驟中實行，例如，在該等襯墊P
被形成的同時。
不過，上述以圖2做為參考之該已知的“整合式”技術(shù)，其系會由于該切換邏輯而具有于信號路徑上之延伸的以及，在一些例子中，不同傳播時間的缺點。
而這些缺點系可以在顯示于圖3中之根據(jù)本發(fā)明的接口系統(tǒng)中被避免。依照圖3，該接口系統(tǒng)系被分開成為八個次區(qū)域、或“區(qū)段”，亦即，四個區(qū)段A
以及四個區(qū)段B
，其中，該等區(qū)段A以及該等B區(qū)段系于該總線DB的長度方向上彼此交替，而該等區(qū)段系于圖式中藉由粗的點虛線而加以限制，再者，該等A區(qū)段以及該等B區(qū)段的“間距(pitch)”系，至少大略地，對應(yīng)至該等連接襯墊P
之分別間距，亦即，該等區(qū)段A以及還有該等B區(qū)段系分別地處于實質(zhì)上與該等襯墊P
相同的彼此間距離。
依照圖3，在該等總線線路L
以及該等襯墊P
之間的該接口系統(tǒng)系包含兩個相互獨立的接口電路，一用于x2模式，而另一用于x4模式。而用于x2模式之該接口電路的組件系僅會被集成于A區(qū)段之中，以及用于x4模式之該接口電路的組件系僅會被集成于該等B區(qū)段之中，特別地是，用于x2模式的該接口電路系僅包含兩個集成在該等A區(qū)段A0以及A1之中的放大器VA0以及VA1，而同時，用于x4模式的該接口電路則是僅包含四個集成在該等B區(qū)段B
之中的放大器VB
。
在x2模式中，僅需要使用該等總線線路BLa與BLb以及該等襯墊P0與P1，正如顯示于圖2中的已知例子一樣，其系表示，需要設(shè)置下列的信號路徑BLa--VA0--P0BLb--VA1--P1在x4模式中，系需要使用所有四個總線線路BL[a:d]以及所有四個襯墊P
，同樣的，正如顯示于圖2中的已知例子一樣，其系表示，需要設(shè)置下列的信號路徑BLa--VB2--P2BLb--VB0--P0BLc--VB1--P1BLd--VB3--P3因此，沒有任何一被用于一模式中之放大器還會再被用于另一模式之中，所以，該等放大器的每一系可以以對分別模式而言的理想方式而加以設(shè)計。對每一模式而言，該等放大器系會接近其相關(guān)的襯墊、并且每一皆與該相關(guān)的襯墊相距相等的距離，而且，每一接口電路系皆固有地為完整的事實系表示，并不需要為了選擇該分別所需模式的任何切換邏輯。因此，前述的傳播時間問題即不會再發(fā)生。
顯示于圖3中的接口系統(tǒng)系需要藉由在該最上層金屬化平面I3中形成導(dǎo)電橋接而被設(shè)定至分別所需的操作模式，為了這個目的，多數(shù)的接觸對系會被形成于該平面3之中，而這些接觸對系分別顯示于圖3中之虛線所示的小矩形框的范圍內(nèi)，而且，在該等所使用之分別總線線路以及該等所使用之分別放大器的該等輸入端之間的各種模式之中所設(shè)置之該等連接的每一系會經(jīng)由在該最上層金屬化平面I3中之如此的一接觸對而移動，并且，在該等放大器以及該等所使用之分別襯墊之間所設(shè)置的該等連接系亦會經(jīng)由在該平面I3中的一分別接觸對而移動，此外，在該金屬化平面I3之中，一分別的接觸對系會被配置于該兩個襯墊P2以及P3之每一以及一連接至該邏輯電位“0”來源的軌道(rail)之間。
在該操作模式被設(shè)定之前，所有顯示之該等接觸對之該兩個接觸系不具有相互的倒電連接，也就是說，在該平面I3中的所有橋接系為“打開的”，如在圖3中所示的一樣。
為了設(shè)定x2模式，系會使用在該平面I3中的一金屬化步驟，如圖4所示，以“關(guān)閉”僅下列的橋接自該總線線路BLa至該放大器VA0的橋接；自該放大器VA0至該襯墊P0的橋接；自該總線線路BLb至該放大器VA1的橋接；自該放大器VA1至該襯墊P1的橋接；自“0”電位至該襯墊P2的橋接；以及自“0”電位至該襯墊P3的橋接。
所有其它的橋接則維持打開，是以，此系會造成用于x2模式的正確信號路徑樣式，而該等不需要維持在“0”電位的襯墊P2與P3，以及該等放大器VB
則保持被去耦的狀態(tài)。
為了設(shè)定x4模式，系會使用在該平面I3中的一金屬化步驟，如圖4所示，以“關(guān)閉”僅下列的橋接自該總線BLa至該放大器VB2的橋接；自該放大器VB2至該襯墊P2的橋接；自該總線線路BLb至該放大器VB0的橋接；自該放大器VB0至該襯墊P0的橋接；自該總線BLc至該放大器VB1的橋接；自該放大器VB1至該襯墊P1的橋接；自該總線BLd至該放大器VB3的橋接；以及自該放大器VB0至該襯墊P0的橋接。
所有其它的橋接則維持打開，是以，此系會造成用于x4模式的正確信號路徑樣式，而該等放大器VA
則保持被去耦的狀態(tài)。
在所有本發(fā)明顯示于圖1以及第三至圖5的示范性實施例中，僅有m＝2獨立的接口電路系分別的被提供于一分開的以及實體上交插的配置之中，以使得能夠在兩個可選擇的操作模式之間進行選擇，并且，其系自然地亦有可能的是，在一相似之分開的以及實體上交插的配置之中提供m＞2獨立接口電路，以使得能夠在多于兩個操作模式之間進行選擇。
較佳地是，每個接口電路之區(qū)段的數(shù)量系至少相等于被配置在沿著承載該數(shù)據(jù)總線之該主要信道的一行之中之?dāng)?shù)據(jù)襯墊的數(shù)量，而此所具有的優(yōu)點是，每一數(shù)據(jù)襯墊的接近附近周遭系可以包含每一接口電路之一分別區(qū)段，較佳地是，包含該等電路組件的該區(qū)段，而藉由此區(qū)段，該在考慮中之?dāng)?shù)據(jù)襯墊系打算直接進入接觸，也就是說，n個區(qū)域應(yīng)該沿著n個數(shù)據(jù)襯墊的該行而加以形成，且盡可能的是與該等數(shù)據(jù)襯墊之“間距”相同，而該等區(qū)域的每一系會包含該m個接口電路之每一的一分別區(qū)段(該等區(qū)域的邊界系于圖1中藉由粗的點虛線而加以標示)。若是并非該等接口電路的所有組件皆落在沿著該襯墊行空間的n個分別區(qū)域的范圍內(nèi)時，則其系有可能讓該等接口電路之另外的區(qū)段集成于周邊范圍的其它區(qū)域之中，例如，在該次要的信道GY-01以及GY-23之中。
較佳地是，該等獨立接口電路的每一系皆包括不僅是在該等數(shù)據(jù)襯墊以及該等儲庫之該等數(shù)據(jù)連接之間的該等組件，也包括其它信號路徑之組件，以及在其它連接襯墊以及其它存儲器儲庫連接之間，也就是說，一方面，在該指令與地址位襯墊，以及，另一方面，該等儲庫之該控制與地址連接之間，的結(jié)合邏輯電路，而此系至少適用于這些其它信號路徑以及結(jié)合邏輯電路同樣地需要可選擇操作模式的一不同設(shè)計時，例如，由于在各種不同操作模式中之一不同指令結(jié)構(gòu)、或是不同地址方案。
容納于該等儲庫之該周邊范圍之中、并且不需要用于該存儲器芯片之不同規(guī)格的一不同設(shè)計的一些電路，其系自然地僅需要被提供一次，此可能為，舉例而言，包含各種電壓產(chǎn)生器的電壓供給區(qū)塊，以及用以影響該存儲器電路，以使其于完成之前執(zhí)行特別之測試的測試區(qū)塊，如此之區(qū)塊系可以分別地以結(jié)合的形式而加以集成，也就是說，在不將它們分開成為交插區(qū)段的情形下，例如，在圖1中顯示為空區(qū)域的該主要信道GX之末端的區(qū)域之中。
附圖中的參考標號含義如下A，B Interface circuit sections接口電路區(qū)段
BK Memory bank存儲器儲庫BL Bus line總線線路DA Data connection數(shù)據(jù)連接DB Data bus數(shù)據(jù)總線DL Data line數(shù)據(jù)線路GX Primary channel主要信道GY Subsidiary channel次要信道PConnection pad連接襯墊VA Transmission amplifier傳輸放大器VB Transmission amplifier傳輸放大器
權(quán)利要求
1.一種集成于一半導(dǎo)體芯片上的存儲器電路，其系包括至少一存儲器儲庫(BK)，其系具有多數(shù)的存儲器胞元，以及用于為了讀取以及寫入數(shù)據(jù)之目的而存取該等存儲器胞元的連接(DA)；復(fù)數(shù)連接襯墊(P)，其系被連接以到達該芯片的外部供給線路，以用于輸入以及輸出信號；以及一接口系統(tǒng)，其系用于在該等連接襯墊(P)以及被連接至該等存儲器儲庫連接(DA)之相關(guān)內(nèi)部信號線路(DL)之間的信號傳送，在此，該等連接襯墊(P)，該接口系統(tǒng)，以及該等相關(guān)內(nèi)部信號線路(BL，DL)系被集成于芯片表面上，及該存儲器儲庫、或該等存儲器儲庫(BK)所占據(jù)之表面區(qū)域之外的區(qū)域之中；其中，就該存儲器電路之m≥2個不同操作模式的每一而言，該接口系統(tǒng)的一分別相關(guān)架構(gòu)系會實施，以成為包含僅用于該考慮中架構(gòu)之所有必須電路組件的一分開的接口電路(A、B)，以及其中，該等各式接口電路的每一系配置而分布于該芯片表面的復(fù)數(shù)間隔區(qū)段(A
或B
)之上，因此，不同接口電路的區(qū)段系會彼此交替；以及其中，僅有相關(guān)于該所需操作模式的該接口電路會于該存儲器電路正在使用時，藉由在最上層金屬化平面中之金屬化(a，b)而被有效地連接于該等相關(guān)內(nèi)部信號線路(DL)以及該等連接襯墊(P
)之間。
2.根據(jù)權(quán)利要求1所述的存儲器電路，其中，該等連接襯墊系包含n≥2個數(shù)據(jù)襯墊(P
)，以用于輸入以及輸出數(shù)據(jù)；以及其中，該接口系統(tǒng)系設(shè)計，以達成在該等數(shù)據(jù)襯墊(P
)以及被連接至該存儲器儲庫、或該等存儲器儲庫(BK)之該等數(shù)據(jù)連接(DL)的相關(guān)內(nèi)部數(shù)據(jù)線路(DL)之間之已控制數(shù)據(jù)傳送的目的。
3.根據(jù)權(quán)利要求2所述的存儲器電路，其中，該等數(shù)據(jù)襯墊(P
)系配置于沿著一內(nèi)部數(shù)據(jù)總線(DB)而延伸的一行之中，其中，該內(nèi)部數(shù)據(jù)總線系為在該等數(shù)據(jù)襯墊上之輸入以及輸出數(shù)據(jù)所用；以及其中，該接口系統(tǒng)的n個連續(xù)次區(qū)域系會沿著該等數(shù)據(jù)襯墊(P
)之該行而進行集成，其中，每一次區(qū)域(A1+B1，A2+B2，...)系分別地包含m個區(qū)段，特別是，該m個接口電路之每一的一個別分開區(qū)段。
4.根據(jù)權(quán)利要求3所述的存儲器電路，其系具有一偶數(shù)數(shù)量的存儲器儲庫(BK
)，系被配置于在一芯片表面區(qū)域之兩側(cè)上的兩行之中，且該芯片表面區(qū)域系會以一第一方向進行延伸，并會形成包括該數(shù)據(jù)總線以及數(shù)據(jù)襯墊(P
)之該行的一主要信道(GX)，在此，于每一儲庫行中的相鄰存儲器儲庫(BK0；BK1；BK2；BK3)系會于其間具有一分別的芯片表面區(qū)域，以作為一次要信道(GY-01，GY-23)，而該次要信道系直角于該主要信道(GX)而進行延伸，并且，系包含設(shè)置線路至該等存儲器儲庫(BK)之該等數(shù)據(jù)連接(DA)的該等數(shù)據(jù)線路(DL)，其中，在該接口系統(tǒng)中之次區(qū)域的總數(shù)q系大于n；以及其中該接口系統(tǒng)剩余之q-n個次區(qū)域的至少一些系會被集成于該等次要信道(GY-01，GY-23)之中。
全文摘要
本發(fā)明提供了一種集成存儲器電路。其中，在集成于一半導(dǎo)體芯片上的一存儲器電路之中，一接口系統(tǒng)系形成于連接襯墊(P
)以及相關(guān)內(nèi)部信號線路(DL)之間，并且，系包含一分別的分開與完整接口電路(A，B)，以用于該存儲器電路之至少兩種不同操作模式的每一個。每一接口電路系配置而分布于該芯片表面的復(fù)數(shù)間隔區(qū)段(A
或B
)之上，以使得不同接口電路的區(qū)段彼此交替。僅有相關(guān)于該所需操作模式的該接口電路會于該存儲器電路正在使用時，藉由在最上層金屬化平面中之金屬化而被有效地連接于該等連接襯墊(P
)以及該等相關(guān)內(nèi)部信號線路(DL)之間。
文檔編號G06F12/00GK1604332SQ20041008345
公開日2005年4月6日 申請日期2004年9月30日 優(yōu)先權(quán)日2003年9月30日
發(fā)明者P·佩奇米勒 申請人:因芬尼昂技術(shù)股份公司