專利名稱：為了檢查目的具有二重核心邏輯電路和硬件故障輸入的集成電子組件的制作方法
技術領域：
本發(fā)明涉及到具有很多接頭，具有至少兩個同類型的，按照同步運行方式運行的核心轉換電路以及具有一個比較裝置的一個集成電子組件，為了相互比較經過檢查輸入端將相互對應的核心轉換電路輸出端的信號輸入給比較裝置和比較裝置有一個比較器輸出端當這些信號不一致時用于輸出一個故障信號。
在集成組件(IC)的很多應用中，特別是例如在交換技術系統(tǒng)或交通導向控制的符合應用的集成組件(A-SIC)中，由于安全技術原因要求更高的故障安全性。這是借助于集成轉換電路內部的自監(jiān)控和故障識別進行的。達到故障安全性的基本解決要點在于，將集成轉換電路內重要的硬件部分制成為成倍的。因此轉換電路包括的核心部件至少有兩個同樣的結構。這種成倍轉換電路的運行方式例如是這樣進行的，一個核心部件作為有效部件執(zhí)行轉換電路任務，而另外的核心部件是無效的和工作在空運轉；或兩個核心部件工作在微同步并聯(lián)的“串聯(lián)運行”中。
在WO94/08292 A1中敘述了成倍的處理器控制單元，這是由兩個同樣的，相互連接的各自具有一個處理器單元、一個RAM-數(shù)據(jù)存儲器和外部設備轉換電路的控制單元組成的。將每個處理器單元決定構成為，是否它是有效的或處于備用運行狀態(tài)。有效處理器單元在RAM-存儲器中的寫入循環(huán)是與兩個成倍的RAM存儲器同步的或在兩個RAM存儲器的一個上進行的。備用單元保持備用狀態(tài)直到由于有效單元故障將其調入，以代替目前的有效單元。因此按照WO 94/08292 A1成倍的處理器單元的有效性原則上是不同步的和這種成倍的方式相對于本發(fā)明對象的分類是不同的。
此外WO 94/08292 A1的兩個處理器單元中的一個是用兩個微處理器構成的，這些是按照微同步模式工作的。將兩個微處理器的微同步性借助于一個比較器進行監(jiān)控。比較器在任何時間監(jiān)控兩個處理器的地址信號，數(shù)據(jù)信號和控制信號的同一性；將偏差解釋為有關處理器單元的故障。因此在成對微處理器上的微同步運行導致一個中斷信號或者整個處理器單元的重新安排。在處理器單元內的成倍微處理器導致由統(tǒng)一節(jié)拍信號供應的“串聯(lián)單元”。
對于本發(fā)明更重要的故障安全性的一個另外觀點-這在上述WO94/08292 A1中當然沒有涉及到-是涉及到借助于硬件-故障輸入監(jiān)控在故障情況時的性能。為了電子儀表的實驗目的，特別是由客戶從制造商驗收時，除了其他之外將硬件故障進行仿真和將儀表的正確要求當出現(xiàn)這種故障時進行檢查。此外將導線中斷或插銷接觸，短路，互相拿錯等進行仿真。一般來說試驗是針對，是否和在儀表中這種故障識別，定位，追溯到其可能的原因到何程度和隨后報告。例如將故障輸入可以借助于中間適配器，開關，跳閘，專門組件，額外總線和很多其他方法實現(xiàn)。在所有這些方法中通過調整開關，插入專門組件等例如將數(shù)據(jù)和地址轉換，產生中斷和其他類似故障的功能的硬件故障輸入。
申請人在DE 197 35 163 A1中敘述了借助于一個控制邏輯電路在具有至少一個硬件故障輸入的電子組件上的硬件故障模擬，控制邏輯電路是這樣構成的，將經過組件接頭引出的數(shù)據(jù)輸入端輸入的故障信號進行解碼，從中推導出用于故障控制的指令和在其基礎上將故障控制信號放在至少一個故障控制輸出端上，故障控制輸出端是與故障輸入的信號輸入端相連接的。此外特別是可以將控制邏輯電路構成為組件的邊界掃描試驗邏輯電路的一部分和將數(shù)據(jù)輸入構成為邊界掃描試驗邏輯電路的所謂的TAP-接口。
邊界掃描，德文意思是邊界檢查，是建立在IEEE-標準1149-1基礎上的和用于作為組件上集成的，標準化的試驗邏輯電路，例如在“邊界掃描試驗一個實際的方法”，H.Bleeker，P.van Ei jnden和F.de Jong，Dordrecht，Boston，Kluwer科學出版社1993，ISBN 0-7923-9296-5，中詳細敘述的。邊界掃描的初始目的是試驗ICs之間的連接，在正常運行功能和控制一個ICs的自試驗期間觀察在IC-接頭上的信號。在目前買到的ICs特別是ASICs中一般來說已經實現(xiàn)了邊界掃描。
在DE 197 35 163 A1中當然敘述了用邊界掃描輔助的故障輸入只對于簡單的ASICs情況；其中沒有考慮成倍的應用邏輯電路的可能性。然而在成倍組件情況時存在附加要求，為了監(jiān)控可靠識別成倍組件部件的偏差可以輸入相互對應的故障。原則上成倍組件的這種監(jiān)控，例如按照WO 94/08292的微同步處理器，借助于按照DE 197 35 163 A1的故障輸入從而達到，例如將故障信號只輸入給兩個處理器中的一個-這個故障輸入例如可以是內部導線或特別是處理器的或者成倍核心部件的輸出導線-或將兩個不同的故障信號輸入給兩個處理器；然后監(jiān)控故障狀態(tài)的準確出現(xiàn)。然而這種方法當然是間接的和常常使故障功能的分析困難；這帶來試驗時間長和使故障安全性的監(jiān)控變得復雜。
按照IEEE-標準1149-1的另外的特別有目的地監(jiān)控比較功能的可能性將邊界掃描單元引入到所有成倍部件的輸出端。然而這個顯著地提高了輸出單元數(shù)目和特別是如果涉及到很多核心轉換電路輸出端和還有比較器輸出端時，因此導致非常高的硬件費用以及顯著地延長試驗時間，特別是讀出輸出單元。
因此本發(fā)明的任務是找到對于具有成倍部件的IC的改進的故障輸入。特別是在成倍部件偏差情況時應該相互有可能直接檢查故障處理和有故障部件的位置。
提出的問題是通過開始敘述的集成電子組件解決的，為了檢查目的具有至少一個硬件故障輸入，其中將故障輸入連接在比較裝置的至少一個檢查輸入端的前面，這個故障輸入是可以至少由一個故障控制輸入端控制的。
這種解決方法用簡單的而且有效的方法滿足了所提出的問題。這是通過將按照本發(fā)明的故障輸入不是輸入到原來的應用邏輯電路，而是輸入到比較裝置，和專門是輸入到從成倍核心部件輸出導線引導出來的比較裝置的檢查輸入端。因此有可能一方面將邊界掃描輸出單元的數(shù)目保持得低，另外一方面進行可靠的和有區(qū)別的故障輸入和故障分析。
本發(fā)明有益的實施形式具有一定數(shù)目的邊界檢查輸出單元的邊界檢查試驗邏輯電路，其輸入端各自與核心轉換電路的一個輸出端和其輸出端與作為信號輸出的組件引導出來的接頭相連接，以及至少一個由邊界檢查試驗邏輯電路控制的乘法器裝置，經過這個將比較裝置中從檢查輸入端推導出來的比較結果信號輸入給邊界檢查輸出單元。這使得經過邊界掃描輸出單元讀取比較裝置的輸出信號成為可能，因此由于比較裝置的不同信號提供了有區(qū)別的信息。
此外有益的是，如果比較裝置至少有一個比較手段，將相互對應的核心轉換電路的輸出，即每個核心轉換電路的各自一個輸出，作為檢查輸入輸入給比較手段和從比較手段將由這些輸出端比較相互確定的比較結果信號經過乘法器輸入給一個邊界檢查輸出單元。特別是可以將這種比較手段安排在核心轉換電路的每個輸出端。
本發(fā)明其他有益的實施結構，這個允許簡單和柔性地控制按照本發(fā)明的故障輸入此外使得試驗過程顯著合理化，有一個控制邏輯電路，這個控制邏輯電路有從組件引出的至少一個接頭作為數(shù)據(jù)輸入端用于將指令信號輸入給控制邏輯電路以及至少有一個故障控制-輸出端，這個是與故障控制輸入端相連接的，其中將控制邏輯電路構成為將由數(shù)據(jù)輸入端輸入的指令信號進行解碼，從中推導出用于故障控制的指令和相應地將這些指令放在至少一個故障控制輸出端上。
此外特別適合的是，如果將控制邏輯電路構成為組件邊界檢查試驗邏輯電路的一部分和將數(shù)據(jù)輸入構成為邊界檢查試驗邏輯電路試驗接口的試驗數(shù)據(jù)輸入。這不僅減少了硬件費用而且通過使用邊界掃描的標準化接口還改進了組件試驗的邏輯電路。
有益的是至少一個故障控制輸入端控制一組故障輸入，即核心轉換電路中一個的并聯(lián)輸出端的檢查輸入端的故障輸入。因此在一個試驗步驟中可以監(jiān)控核心轉換電路所有數(shù)目輸出端的比較功能。此外有益的是對于每個核心轉換電路可以各自安排控制一組故障輸入的一個故障控制輸入端。
下面用附圖
電路簡圖上表示的關于成倍ASIC-組件的實施例詳細敘述本發(fā)明。
在ASIC組件ICT上將應用邏輯電路成倍的按照兩個核心轉換電路KK0，KK1的形式實現(xiàn)。ASIC組件有一定數(shù)目的接頭銷INP、OUP，其中將輸入接頭INP按照已知的方式引導到兩個核心轉換電路的輸入端in0，in1，然而核心轉換電路KK0(“初始的”核心轉換電路)只有一個輸出組ou0經過輸出接頭OUP從組件中引導出來。輸出組ou0包括n個輸出ou0-1至ou0-n，其中在附圖上只表示了第一個和最后一個；同樣適用于屬于輸出的部件。將另外的(“次級的”)核心轉換電路KK1的輸出端ou1只用于借助于比較裝置VGL監(jiān)控無故障運行如下面還要詳細敘述的。核心轉換電路KK0，KK1是并聯(lián)運行的，例如在共同節(jié)拍信號基礎上按照微同步運行方式。(ASIC組件ICT部件的節(jié)拍供應由于明顯起見在附圖上沒有表示。)ASIC組件此外有一個邊界掃描試驗邏輯電路，這個有一個控制邏輯電路BSL，有從組件ICT引導出來的試驗接口TAP以及有邊界掃描輸入單元BIZ和邊界掃描輸出單元BOZ。試驗接口TAP(“試驗存取端口”)是與IEEE標準1149-1一致的串行接口。將這個只用于檢查目的和包括四個接頭TDI，TMS，TCK和TDO以及一個選件重新安排-輸入TRST(在附圖上只明顯地表示了接頭TDI和TDO)。經過試驗接口TAP例如控制具有16個狀態(tài)的狀態(tài)自動機，所謂的TAP-控制機，將指令成序列地移動到指令寄存器，以及將試驗數(shù)據(jù)和鑒別數(shù)據(jù)移入和移出，其中安排的試驗數(shù)據(jù)輸入TDI和試驗數(shù)據(jù)輸出TDO是用于將邊界掃描單元BIZ，BOZ以及上述指令寄存器的數(shù)據(jù)和指令移入和移出。
對于故障輸入使用邊界掃描可以追溯到DE 197 35 163 A1，其內容表示了這個公開文件的一部分。如在那里詳細敘述的，邊界掃描控制邏輯電路BSL有附加的故障控制輸出端FIA，故障控制輸出端是與安排在應用邏輯電路中的故障輸入相連接的和控制這個，以便這樣輸入故障；例如在成倍的應用邏輯電路情況時將一定數(shù)目的故障控制輸出端FI0，F(xiàn)I1引導到每個核心部件KK0，KK1。如在附圖中在第一個核心轉換電路KKO最后的輸出ou0-n表示的例如可以將這個輸出導線中斷借助于一個故障輸入FIN進行仿真，其中將一個故障控制輸出fil輸入給故障輸入的信號輸入端，即輸入給與-門的轉換入口。
將邊界掃描控制邏輯電路的指令寄存器中確定數(shù)目的指令組合為了邊界掃描檢查和所屬的如IC自試驗進行存儲。將不用于邊界掃描的指令提供給擴展使用。將擴展指令中的一些對應于DE 197 35 163 A1利用在經過故障輸入-輸出端FI0，F(xiàn)I1影響或竄改ICs的功能上。
因此這些擴展指令的功能是作為故障控制指令，在上面討論的例子中用于中斷部件KKO的輸出信號ou0-n。
接頭銷INP，OUP的每個輸入導線和輸出導線是各自經過邊界掃描輸入單元或者輸出單元BIZ，BOZ引導的。按照邊界掃描結構將單元BIZ，BOZ是依照移動寄存器鏈的方式相互連接的。可以將數(shù)據(jù)經過一個輸入端tdi(是從試驗接口TAP的試驗數(shù)據(jù)輸入端TDI分開的)移入到這樣構成的鏈中，以及從中將數(shù)據(jù)對應于核心部件接頭INP，OUP的占用狀態(tài)經過一個輸出端tdo移出；一般來說將輸出端tdo是安排在試驗接口TAP的試驗數(shù)據(jù)輸出端TDO上的。(由于明顯起見在附圖中沒有表示最后的輸入單元鏈輸出端boi與第一個輸出單元BO1鏈輸入端bsi的連接。)邊界掃描輸出單元BOZ屬于輸出檢查裝置OCS，此外上述比較裝置VGL屬于輸出檢查裝置。所表示實施例的比較裝置VGL有一定數(shù)目的比較措施CZ1，...CZn，相當于一個部件KK0，或者KK1的輸出端ou0-1，...，ou0-n的數(shù)目。為了檢查輸入端的比較目的將核心轉換電路KK0，KK1相互對應的輸出端作為檢查輸入端cpi輸入給每個比較措施，即相互的輸出端。將比較措施CZ1，...CZn的結構借助于第一個比較措施CZ1進行敘述，其余的比較措施有相似的結構。
比較措施CZ1有兩個檢查輸入端cpi，這些是各自由兩個核心部件KK0，KK1相應的輸出端-在這種情況下是由各自的第一個輸出端ou0-1或者ou1-1供應的。例如將上述檢查輸入端cpi引導到借助于XOR-寄存器實現(xiàn)的比較單元CPZ；比較單元通過比較結果信號co1，這個比較結果信號與檢查輸入端信號不一致時采取一個故障值(例如預先定義的高電平)。將比較裝置的比較結果信號co1，...，con例如用總線cob形式綜合在一起和輸入給比較處理器VGG，在其中將比較信號cob適合目的地借助于或-邏輯電路進行處理。一旦例如借助于經過核心部件KK0，KK1相應的中斷/重新安排-輸入端rst的一個中斷和一個重新安排求出一個比較誤差，比較處理器VGG將結果進行存儲和按照已知方式經過輸出端VGS釋放一個故障警報。
按照本發(fā)明比較裝置CZ0的檢查輸入端cpi-和適合目的的同樣其他比較裝置的檢查輸入端-有故障輸入XR0，XR1。這些在被表示的例子中是借助于通過這個可以實現(xiàn)信號變換的XOR-門實現(xiàn)的；當然其他的電路形式例如與-門(導線中斷)同樣是可以想象的。此外應該指出的是將故障輸入連接在比較器的檢查輸入端cpi的前面和不是連接在輸出信號的信號導線oup-1，...，oup-n上。按照本發(fā)明的思想用這種方法使得比較功能的監(jiān)控有可能與核心部件KK0、KK1的運行無關。
將故障輸入XR0、XR1通過故障控制輸入端cx0，cx1進行控制。在被表示的實施例中各自將對應于一個核心部件輸出端的每個檢查輸入端通過一個共同的故障控制輸入端供應。則例如故障控制輸入端cx0是與其檢查輸入端與核心部件KK0的輸出端ou0-1，...，ou0-n相連接的那個故障輸入XR0相連接的；相對應的涉及到其他核心部件KK1或者所屬的故障輸入XR1是故障控制輸入端cx1。將故障控制輸入端cx0，cx1有益的實現(xiàn)為邊界掃描控制邏輯電路BSL的故障控制輸出端。用這種方法可以借助于邊界掃描結構，即不使用附加接頭或其他的將涉及到兩個核心部件中的各自一個的信號竄改輸入。
依照本發(fā)明此外對于每個比較器CZ1，...，CZn安排了一個附加乘法器CMX，經過附加乘法器可以將比較結果信號co1，...，con輸入給有關的邊界掃描輸出單元BO1，...，BOn。例如這可以這樣實現(xiàn)(還是用第一個比較器CZ1和第一個單元BO1為例)，將一個信號xo1代替輸出信號ou0-1輸入給輸出單元BO1的第一個乘法器EMX，這個信號來源于所屬的比較結果乘法器CMX和一方面由輸出信號ou0-1和另外一方面由比較結果信號co1相乘。按照本發(fā)明的狀態(tài)，比較裝置CZ1是直接連接在邊界掃描輸出單元BO1后面的，使得用簡單方法經過邊界掃描讀取比較器狀態(tài)co1成為可能。此外使用乘法器CMX避免了必須引入一個附加的邊界掃描單元。此外在附圖上表示的輸出單元BO1，...，Bon的結構，特別是涉及到D-寄存器DRG和結束乘法器BMX是對應于在IEEE-標準1149-1中建議的邊界掃描輸出單元的結構。
比較結果-乘法器CMX是由乘法器控制輸入cxm控制的。在被表示的實施例中比較措施CZ1，...，CZn的乘法器控制輸入cxm-同樣如故障控制輸入cx0，cx1-是由邊界掃描控制邏輯電路BSL共同的故障控制輸出端供應的。這些信號cx0，cx1，cxm代表一個比較器故障控制fcx，這個使比較器故障的輸入和經過邊界掃描結構將其讀出成為可能。
將邊界掃描控制邏輯電路在DE 197 35 163 A1的意義上擴展三個指令，其中在所有這三個指令中將比較結果co1，...，con經過邊界掃描單元BOZ在邊界掃描寄存器中讀出·FAULT_INJECTION_0＝組件ICT的“初級”核心部件KK0的故障輸入。這是借助于有效的故障控制輸入cx0實現(xiàn)的；將對應于輸出ou0的比較器CPZ的所有檢查輸入進行轉換，則所有比較裝置的結果信號co1，...，con采取誤差值。同時通過這個指令使得乘法器控制輸入有效，則信號輸入端xo1，...，xon用比較結果信號co1，...，con供應。然后比較結果信號可以按照已知方式例如按照邊界掃描所謂的EXTEST借助于邊界掃描單元BO1，...，Bon進行緩沖存儲(獲取-DR)。用這種方法監(jiān)控比較器功能特別是監(jiān)控有故障單元的位置是可能的。
·FAULT_INJECTION_1＝“次級的”核心部件KK1的故障輸入。這是借助于故障控制輸入cx1實現(xiàn)的；此外這個指令是對應于在這之前的。
·COMPARE_EXTEST＝由邊界掃描輸出單元沒有故障輸入讀取比較器。此外故障控制輸入端cx0，cx1變得不是有效的。因此這個指令提供了比較器在正常功能時的監(jiān)控和定位，和也可以不損害ASIC-功能在完全運行時使用。因此通過這個指令只將乘法器控制輸入端cxm激活，則信號輸入端co1，...，con用比較結果信號co1，...，con供應。于是比較結果信號如同上面借助于邊界掃描單元BO1，...，Bon可以緩沖存儲和掃描。
當然三個擴展指令的名字(故障_輸入_0，故障_輸入_1以及比較_來自試驗)只是示范性例子。
邊界掃描試驗邏輯電路不是按照成倍形式出現(xiàn)的。這不會降低ASIC-組件的成倍質量，因為將邊界掃描試驗以及故障輸入只安排在試驗情況時和在正常運行時邊界掃描邏輯電路不是有效的。
權利要求
1.集成電子組件(ICT)，具有一定數(shù)目的接頭(INP，OUP)，具有至少兩個同樣的、按照同步運行方式運行的核心轉換電路(KK0，KK1)以及具有一個比較裝置(VGL)，經過檢查輸入端(cpi)為了相互比較將核心轉換電路(KK0，KK1)相互對應的輸出端(ou0-1，ou1-1；...；ou0-n，ou1-n)的信號輸入給比較裝置，和為了輸出故障信號當這些信號不一致時比較裝置有一個比較器輸出(vgs)，其特征為，為了檢查目的，至少一個硬件故障輸入(XR0，XR1)是可以由至少一個故障控制輸入(cx0，cx1)控制的，其中將故障輸入端(XR0，XR1)連接在比較裝置(VGL)的至少一個檢查輸入端(cpi)的前面。
2.按照權利要求1的集成電子組件，其特征為，具有一定數(shù)目邊界檢查輸出單元(BO1，...BOn)的邊界檢查試驗邏輯電路，其輸入端(oup-1，...，oup-n)各自是與核心轉換電路之一的一個輸出端(ou0-1，...，ou0-n)和其輸出端是與組件(ITC)作為信號輸出端伸出的接頭(OUP)相連接的，以及具有至少一個由邊界檢查試驗邏輯電路控制的乘法器裝置(CMX)，經過乘法器裝置將比較裝置(VGL)中從檢查輸入端(cpi)推導出來的比較結果信號(co1)輸入給一個邊界檢查輸出單元(BO1)。
3.按照權利要求2的集成電子組件，其特征為，比較裝置(VGL)至少有一個比較手段(CZ1)，將核心轉換電路相互對應的輸出端(ou0-1，ou1-1)，即將每個核心轉換電路(KK0，KK1)各自一個輸出端引導到比較手段作為檢查輸入端(cpi)和從比較裝置中將這些輸出的比較相互確定的比較結果信號(co1)經過乘法器裝置(CMX)輸入給一個邊界檢查輸出單元(BO1)。
4.按照權利要求1至3之一的集成電子組件，其特征為，控制邏輯電路(BSL)，至少有一個從組件(ITC)伸出的接頭作為數(shù)據(jù)輸入端(TDI)用于將指令信號輸入給控制邏輯電路(BSL)以及至少與故障控制輸入端(cx0，cx1)相連接的一個故障控制輸出端(FIA)，其中將控制邏輯電路構成為，將經過數(shù)據(jù)輸入端(TDI)輸入的指令信號解碼，從中推導出用于故障控制的指令和對應于這些指令放在至少一個故障控制輸出端(FIA)上。
5.按照權利要求4的集成電子組件，其特征為，將控制邏輯電路(BSL)構成為組件的邊界檢查試驗邏輯電路的一部分和將數(shù)據(jù)輸入端(TDI)構成為邊界檢查試驗邏輯電路試驗接口(TAP)的試驗數(shù)據(jù)輸入端。
6.按照權利要求1至5之一的集成電子組件，其特征為，至少一個故障控制輸入(cx0)控制一組故障輸入，即核心轉換電路之一(KK0)的并聯(lián)的輸出端(ou0-1，...，ou0-n)的檢查輸入端的故障輸入(XR0)。
7.按照權利要求6的集成電子組件，其特征為，對于每個核心轉換電路(KK0，KK1)各自安排了一個故障控制輸入端(cx0，cx1)，故障控制輸入端控制一組故障輸入(XR0，XR1)。
全文摘要
本具有至少兩個同樣的,可以同步運行的核心轉換電路(KK0,KK1)的集成電子組件(ICT)有一個比較裝置(VGL),經過檢查輸入端(cpi)為了相互比較將核心轉換電路(KK0,KK1)的相互對應的輸出端(ou0－1,ou1－1;...;ou0－n,ou1－n)的信號輸入給比較裝置,其中將比較裝置(VGA)的檢查輸入端(cpi)各自連接在經過故障控制輸入端(cx0,cx1)可以控制的硬件故障輸入(XR0,XR1)的前面。
文檔編號G06F11/267GK1384936SQ00814930
公開日2002年12月11日 申請日期2000年10月24日 優(yōu)先權日1999年10月26日
發(fā)明者M·加梅斯盧, K·克勞澤 申請人:西門子公司