專利名稱：：可配置邏輯存儲塊及基于可編程穿越門的邏輯元件的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種半導(dǎo)體元件，特別是涉及一種可在工藝最后部分進(jìn)行定制化的配置的可編程邏輯(programmablelogic)及存儲元件，因而減少了設(shè)計(jì)成本以及上市時(shí)間。
背景技術(shù)：
：在當(dāng)今移動(dòng)計(jì)算高度發(fā)展的時(shí)代，消費(fèi)者越來越要求多樣化的復(fù)雜功能，而僅消耗較少的電源。為了將如此眾多的功能盡量整合至最小且電源利用最有效率的集成電路(integratedcircuit；IC)中，半導(dǎo)體制造商一般使用標(biāo)準(zhǔn)的或定制化的元件，以提供整個(gè)集成電路預(yù)先設(shè)計(jì)好的功能以及有效利用電源的功能。有關(guān)于標(biāo)準(zhǔn)的或定制化的元件的一議題是上述元件包括具有特殊功能的固線式(hardwired)元件。因此，無法更進(jìn)一步地變更。隨著制造成本愈趨昂貴以及上市時(shí)間愈趨緊迫，即使固線式元件也需要某種程度的配置。近來由于技術(shù)進(jìn)步，使得半導(dǎo)體制造商能夠?qū)⒁恍┛删幊碳夹g(shù)應(yīng)用至集成電路。舉例說來，半導(dǎo)體制造商將最近發(fā)展的高復(fù)雜度可編程邏輯元件(ComplexProgrammableLogicDevice；CPLD)(以下皆以CPLD表示)以及現(xiàn)場可編程門陣列(Field-ProgrammableGateArray；FPGA)(以下皆以FPGA表示)等技術(shù)應(yīng)用至整個(gè)集成電路。然而，本領(lǐng)域的技術(shù)人員應(yīng)該清楚，與標(biāo)準(zhǔn)元件相比，上述技術(shù)并未有效利用晶片空間，且呈現(xiàn)較差的效能。舉例說來，因?yàn)镕PGA一般需要40倍的空間，而且效能較標(biāo)準(zhǔn)元件低20％至30％。相對而言，CPLD具有稍好的空間利用性以及效能評價(jià)。盡管，CPLD對于可配置的彈性較FPGA差，但是當(dāng)所設(shè)計(jì)集成電路中嵌入式邏輯的尺寸很小，CPLD便是較佳選擇。然而，CPLD的構(gòu)建塊(buildingblock)僅使用于簡單及小型的邏輯設(shè)計(jì)中，而且若CPLD的構(gòu)建塊一開始不是為使用而設(shè)計(jì)的，在設(shè)計(jì)步驟完成后便不能再用。另一傳統(tǒng)技術(shù)是將定制化元件嵌入于諸如CPLD以及FPGA等可編程元件。上述定制化元件仍提供固定的以及特殊的功能，但是仍由可編程元件所主導(dǎo)。然而，目前以相反方式操作(亦即將可編程元件或存儲器嵌入于標(biāo)準(zhǔn)/定制化元件)既無效亦無效率。因此需要采用額外的標(biāo)準(zhǔn)設(shè)計(jì)方法改善其可配置性，以使非為特定目的而配置的構(gòu)建塊可使用于諸如一般存儲器及/或僅具有一些可定制化掩模層的一般邏輯等一般性目的。
發(fā)明內(nèi)容如上所述，本發(fā)明的目的是提供能夠改善集成電路的可配置性的多種系統(tǒng)以及方法，以使不是為特定目的而配置的構(gòu)建塊可使用于諸如一般存儲器及/或僅改變一些掩模的一般邏輯等一般性目的。在本發(fā)明的第一實(shí)施例中，公開一種可配置邏輯存儲塊(configurablelogicandmemoryblock；CLMB)(以下皆以CLMB表示)。CLMB可具有多個(gè)存儲單元、一寫入控制輸入、以及一讀取控制輸入。當(dāng)僅使用一控制輸入時(shí)，CLMB如同靜態(tài)隨機(jī)存取存儲器(SRAM)。若同時(shí)存取讀取控制輸入以及寫入控制輸入，CLMB便為雙端口靜態(tài)隨機(jī)存取存儲器。若利用寫入控制輸入將數(shù)據(jù)配置至單元，然后利用讀取控制輸入來存取數(shù)據(jù)，而且輸出設(shè)置有NOR門，CLMB便如同具有靜態(tài)隨機(jī)存取存儲器的可配置的可編程邏輯元件(PLD)。利用輸入及輸出配置，僅需改變一些掩模，CLMB可被用以完成SRAM、雙端口靜態(tài)隨機(jī)存取存儲器、可編程邏輯元件、CPLD、或上述元件的組合等，因而降低了開發(fā)時(shí)間及成本。在本發(fā)明的第二實(shí)施例中，公開一種利用穿越門(passgate)完成不同的布爾邏輯函數(shù)(Booleanlogicfunction)的可配置的邏輯元件。此設(shè)計(jì)方法可被用以完成比FPGA更有效率以及更快速的邏輯。可重配置邏輯系統(tǒng)通過相互耦接的掩模完成多個(gè)邏輯或布爾運(yùn)算，來進(jìn)行編程。因?yàn)樯鲜鲂碌木幊萄谀？稍诠に囎詈蟛糠诌M(jìn)行，定制化并不會增加實(shí)質(zhì)上的開發(fā)時(shí)間以及成本。根據(jù)本發(fā)明的第一實(shí)施例，提供一種可配置邏輯存儲塊，包括至少一靜態(tài)隨機(jī)存取存儲單元；一第一輸出模塊，當(dāng)上述可配置邏輯存儲塊用作一靜態(tài)隨機(jī)存取存儲器時(shí)，通過讀取上述至少一靜態(tài)隨機(jī)存取存儲單元來產(chǎn)生一第一輸出；以及一第二輸出模塊，當(dāng)上述可配置邏輯存儲塊用作一可編程邏輯單元時(shí)，通過讀取上述至少一靜態(tài)隨機(jī)存取存儲單元來產(chǎn)生一第二輸出，其中耦接至上述靜態(tài)隨機(jī)存取存儲單元的至少一位線上的數(shù)據(jù)可通過控制而饋入上述第一輸出模塊以及上述第二輸出模塊。根據(jù)本發(fā)明的第二實(shí)施例，提供一種基于可編程穿越門的邏輯元件，用以提供至少一布爾函數(shù)，包括一第一穿越門，用以接收一第一輸入；一第二穿越門，用以接收一第二輸入；以及一第三輸入及一第三輸入互補(bǔ)信號，耦接至上述第一穿越門及上述第二穿越門，作為多個(gè)門控制信號，其中上述第一穿越門及上述第二穿越門的輸出形成一聯(lián)合輸出，且編程上述第一輸入、上述第二輸入、及上述第三輸入以提供一雙輸入布爾函數(shù)。根據(jù)本發(fā)明的另一實(shí)施例，提供一種基于可編程穿越門的邏輯元件，用以提供至少一布爾函數(shù)，包括一第一穿越門，用以接收一第一輸入；一第二穿越門，用以接收一第二輸入；以及一第三輸入及一第三輸入互補(bǔ)信號，耦接至上述第一穿越門及上述第二穿越門，作為多個(gè)門控制信號，其中上述第一穿越門與上述第二穿越門的輸出形成一聯(lián)合輸出，且編程上述第一輸入、上述第二輸入、與上述第三輸入以提供一雙輸入布爾函數(shù)，以及其中上述布爾函數(shù)通過利用多個(gè)金屬或?qū)Э走B線的掩模編程，選擇性地利用一正電壓、一接地信號、一第一輸入信號及一第二輸入信號以及分別與上述第一輸入信號及上述第二輸入信號互補(bǔ)的一第一輸入互補(bǔ)信號及一第二輸入互補(bǔ)信號，來耦接上述第一輸入、上述第二輸入、及上述第三輸入。本發(fā)明的構(gòu)造與操作方法，及其附加的目的與優(yōu)點(diǎn)，可從下列具體實(shí)施例的說明并配合附圖，來充分了解。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出優(yōu)選實(shí)施例，并配合附圖，作詳細(xì)說明如下圖1A顯示根據(jù)本發(fā)明的第一實(shí)施例所述的嵌入式存儲元件。圖1B至圖1D顯示根據(jù)本發(fā)明的第一實(shí)施例所述的可編程陣列邏輯以及可編程邏輯陣列。圖2A顯示根據(jù)本發(fā)明的第一實(shí)施例所述具有陣列維度為2×2的四個(gè)嵌入式存儲元件的第一變化例。圖2B顯示根據(jù)本發(fā)明的第一實(shí)施例所述具有陣列維度為2×2的四個(gè)嵌入式存儲元件的第二變化例。圖2C顯示根據(jù)本發(fā)明的第一實(shí)施例所述具有陣列維度為2×2的四個(gè)嵌入式存儲元件的第三變化例。圖3A顯示根據(jù)本發(fā)明的第二實(shí)施例所述的可配置邏輯元件。圖3B顯示根據(jù)本發(fā)明的第二實(shí)施例所述的可配置2-輸入邏輯元件完成的部分邏輯列表。圖4A顯示根據(jù)本發(fā)明的第二實(shí)施例所述的可配置邏輯元件的第一變化例。圖4B顯示根據(jù)本發(fā)明的第二實(shí)施例所述的可配置邏輯元件的第二變化例。圖4C顯示根據(jù)本發(fā)明的第二實(shí)施例所述的可配置邏輯元件的第三變化例。圖4D顯示根據(jù)本發(fā)明的第二實(shí)施例所述的可配置邏輯元件的第四變化例。圖5顯示根據(jù)本發(fā)明的第二實(shí)施例所述可具有邏輯信號的全域繞線的金屬或?qū)Э變?nèi)連線的二維切換陣列。其中，附圖標(biāo)記說明如下100可配置邏輯存儲塊(configurablelogicandmemoryblock；CLMB)；102、104、106、108標(biāo)準(zhǔn)存儲單元；110靜態(tài)隨機(jī)存取存儲器輸出模塊；112可編程邏輯元件輸出模塊；202具有陣列維度為2×2的四個(gè)嵌入式存儲元件的第一變化例；204、212、216元件；206、208總線；210具有陣列維度為2×2的四個(gè)嵌入式存儲元件的第二變化例；214具有陣列維度為2×2的四個(gè)嵌入式存儲元件的第三變化例；300可配置邏輯元件；302以可配置邏輯元件完成的部分邏輯列表；402可配置邏輯元件的第一變化例；404可配置邏輯元件的第二變化例；406可配置邏輯元件的第三變化例；408可配置邏輯元件的第四變化例；410、506導(dǎo)孔內(nèi)連線；500切換陣列；502水平金屬內(nèi)連線；504垂直金屬內(nèi)連線；A、B單元；F輸出；I0、I1、C輸入；RBL0、RBL1讀取位線；RWL0、RWL1讀取字線；RYS0、RYS1讀取命令線；WBL0、WBL1寫入位線；WWL0、WWL1寫入字線；WYS0、WYS1寫入命令線。具體實(shí)施例方式本發(fā)明提供多種方法改善集成電路的可配置性，以使不是為特定目的而配置的構(gòu)建塊可使用于諸如一般存儲器及/或僅改變一些掩模的一般邏輯等一般性目的。參閱圖1A，圖1A顯示根據(jù)本發(fā)明的第一實(shí)施例所述的CLMB100。在本實(shí)施例中，CLMB100具有一標(biāo)準(zhǔn)靜態(tài)隨機(jī)存取存儲元件，并另具有額外電路以使上述靜態(tài)隨機(jī)存取存儲元件可作為可編程邏輯元件。上述CLMB100為一雙端口元件，第一端口用以回傳靜態(tài)隨機(jī)存取存儲器的輸出，而第二端口用以回傳可編程邏輯元件的輸出。在本實(shí)施例中，CLMB100包括四個(gè)標(biāo)準(zhǔn)存儲單元102、104、106、以及108。任何上述標(biāo)準(zhǔn)存儲單元可通過兩對讀取/寫入字線RWL0/WWL0與RWL1/WWL1，以及兩對讀取/寫入位線RBL0/WBL0與RBL1/WBL1來寫入及讀取數(shù)據(jù)。為完成靜態(tài)隨機(jī)存取存儲器的寫入動(dòng)作，CLMB100首先選擇寫入命令線WYS0或WYS1。然后數(shù)據(jù)通過寫入位線WBL0或WBL1。再進(jìn)一步通過選擇寫入字線WWL0或WWL1，將數(shù)據(jù)寫入上述四個(gè)標(biāo)準(zhǔn)存儲單元之一。舉例說來，為了寫入存儲單元102，寫入命令線WYS0及寫入字線WWL0均須被選擇。為完成靜態(tài)隨機(jī)存取存儲器的讀取動(dòng)作，通過選擇讀取字線RWL0或RWL1，數(shù)據(jù)從上述四個(gè)標(biāo)準(zhǔn)存儲單元中兩個(gè)標(biāo)準(zhǔn)存儲單元傳輸至讀取位線RBL0或RBL1。再進(jìn)一步通過選擇讀取命令線RYS0或RYS1，數(shù)據(jù)可被從讀取位線RBL0或RBL1讀取。舉例說來，為了從存儲單元104讀取數(shù)據(jù)，讀取字線RWL1及讀取命令線RYS0均須被選擇。通過傳輸信號通過感測放大器(senseamplifier；SA)，并進(jìn)而通過靜態(tài)隨機(jī)存取存儲器輸出模塊110至一輸出線，即可完成靜態(tài)隨機(jī)存取存儲器的讀取動(dòng)作。要注意的是靜態(tài)隨機(jī)存取存儲器輸出模塊110為一多工器，可選擇其中一行的輸出作為其輸出。為利用CLMB100作為可編程邏輯元件，首先通過寫入位線將多個(gè)既定位(亦即0或1)寫入存儲單元。然后利用讀取輸出線或位線從CLMB100讀取數(shù)據(jù)，上述CLMB100作為一個(gè)查找表(lookuptable)。在本實(shí)施例中，可編程邏輯元件輸出模塊112包括一個(gè)在可編程陣列邏輯(programmablearraylogic；PAL)中的NOR門。可編程邏輯元件輸出控制信號RYS1，與一般的位線選擇信號相同，將位線上的數(shù)據(jù)傳輸至感測放大器(也是一典型組件)，然后至輸出模塊(如NOR門)。另一NOR門的輸入則來自于相鄰的位線。為達(dá)到說明的目的，CLMB100具有一靜態(tài)隨機(jī)存取存儲器輸出線及一可編程邏輯元件的輸出線。然而本領(lǐng)域的技術(shù)人員應(yīng)該清楚此僅作為說明CLMB100如何可具有靜態(tài)隨機(jī)存取存儲器及可編程邏輯元件的兩種功能，而且在其他實(shí)施例中為滿足不同最后系統(tǒng)單晶片的需求，在不脫離本發(fā)明的精神下，模塊110及112可互換。本發(fā)明使固線式特定用途集成電路(applicationspecificintegratedcircuit；ASIC)嵌入可編程邏輯與存儲模塊均具有彈性。如上述說明，靜態(tài)隨機(jī)存取存儲元件可被配置成單端口靜態(tài)隨機(jī)存取存儲器、雙端口靜態(tài)隨機(jī)存取存儲器、可編程邏輯元件、CPLD、以及任何上述的組合。若相似區(qū)塊設(shè)置于陣列中，上述結(jié)構(gòu)亦可用以完成一可編程邏輯陣列(programmablelogicarray；PLA)。任何布爾邏輯可表示為至少一AND-OR項(xiàng)的組合，根據(jù)德摩根定律(DeMorgan’slaw)，還可表示為多種NOR-NOR項(xiàng)的組合。一般而言，可編程邏輯陣列以兩個(gè)平面來完成NOR項(xiàng)。如此可編程兩個(gè)NOR平面來完成任何布爾函數(shù)，然而以可編程陣列邏輯而言，可編程第一NOR平面，但是仍保持第二NOR平面為固線式。利用上述基于靜態(tài)隨機(jī)存取存儲器的查找表單元，CLMB可被用以完成NOR平面作為可編程邏輯陣列或可編程陣列邏輯。參閱圖1B，圖1B顯示一可編程陣列邏輯模塊，根據(jù)輸入(如A至C以及A’至C’)的組合以提供兩個(gè)輸出F1及F2。參閱圖1C，圖1C顯示根據(jù)本發(fā)明的一實(shí)施例所述的可編程邏輯陣列模塊，根據(jù)輸入(如A至C以及A’至C’)的組合以提供兩個(gè)輸出F1及F2。圖1B以及圖1C中“點(diǎn)狀物”的實(shí)際電路顯示于圖1D。在本質(zhì)上，上述CLMB100可具有多個(gè)存儲單元、一寫入控制輸入、以及一讀取控制輸入。當(dāng)僅使用一控制輸入時(shí)，CLMB如同靜態(tài)隨機(jī)存取存儲器(SRAM)。若同時(shí)存取讀取控制輸入以及寫入控制輸入，CLMB便為雙端口靜態(tài)隨機(jī)存取存儲器。若利用寫入控制輸入將數(shù)據(jù)配置至單元，然后利用讀取控制輸入來存取數(shù)據(jù)，而且輸出設(shè)置有NOR門，CLMB便如同具有靜態(tài)隨機(jī)存取存儲器的可配置的可編程邏輯元件(PLD)。利用輸入及輸出配置，僅需改變一些掩模，CLMB可被用以完成SRAM、雙端口靜態(tài)隨機(jī)存取存儲器、可編程邏輯元件、CPLD、或上述元件的組合等，因而降低了開發(fā)時(shí)間及成本。參閱圖2A至圖2C，圖2A至圖2C顯示根據(jù)本發(fā)明的第一實(shí)施例所述的三種具有陣列維度為2×2的四個(gè)存儲元件100的變化例。圖2A為根據(jù)本發(fā)明的實(shí)施例所述的第一變化例202，顯示四個(gè)元件204通過數(shù)據(jù)總線206用以在元件204的靜態(tài)隨機(jī)存取存儲器的輸出間通訊。上述每一元件204等同于圖1所示的CLMB400。數(shù)據(jù)總線208用以在元件204的可編程邏輯元件的輸出間通訊。換言之，在第一變化例202中，使用四條靜態(tài)隨機(jī)存取存儲器的輸出線以及四條可編程邏輯元件的輸出線。圖2B為根據(jù)本發(fā)明的實(shí)施例所述的第二變化例210，顯示四個(gè)元件212通過數(shù)據(jù)總線208用以在元件212的可編程邏輯元件的輸出間通訊。除了未使用靜態(tài)隨機(jī)存取存儲器的輸出外，上述元件212等同于圖1所示的CLMB100。因此，也未使用數(shù)據(jù)總線206(如虛線所示)。換言之，在第二變化例210中，僅使用四條可編程邏輯元件的輸出線，并未使用靜態(tài)隨機(jī)存取存儲器的輸出線。圖2C為根據(jù)本發(fā)明的實(shí)施例所述的第三變化例214，該變化例使用一個(gè)元件216以及三個(gè)元件212。除了未使用可編程邏輯元件的輸出外，上述元件216等同于圖1所示的CLMB100。因?yàn)閮H具一個(gè)靜態(tài)隨機(jī)存取存儲塊，數(shù)據(jù)總線206直接通達(dá)外部電路。同時(shí)，數(shù)據(jù)總線208用以使三個(gè)可編程邏輯元件通訊。值得注意的是，如先前所定義，因?yàn)槲词褂迷?16的可編程邏輯元件的輸出，數(shù)據(jù)總線208并未與元件216通訊。當(dāng)然，亦有其他變形，包括陣列維度的變化以及輸出線的變化，均會用以完成包含于整個(gè)集成電路的存儲器系統(tǒng)。舉例說來，變化例202會被用以完成由靜態(tài)隨機(jī)存取存儲器以及可編程邏輯元件所形成維度為2×2的陣列。因?yàn)橛行┰粨Q成其他元件以達(dá)成不同的目的，通過使用靜態(tài)隨機(jī)存取存儲器單元以及可編程邏輯元件兩種標(biāo)準(zhǔn)元件可更有彈性。舉例說來，在可編程陣列邏輯中，NOR門可被配置成符合不同應(yīng)用。在另一實(shí)施例中，靜態(tài)隨機(jī)存取存儲器以及可編程邏輯元件兩個(gè)輸出還通過多工器選擇其一輸出。上述交換的配置可于工藝最后部分僅改變一些掩模，因而節(jié)省定制化的成本及上市時(shí)間。換言之，因?yàn)樯鲜龇椒ㄔ试S設(shè)計(jì)者權(quán)衡其所擁有的靜態(tài)隨機(jī)存取存儲器、雙端口靜態(tài)隨機(jī)存取存儲器、以及可編程邏輯元件，而無需重新規(guī)劃工藝，所以具有顯著的優(yōu)點(diǎn)。參閱圖3A，圖3A是顯示根據(jù)本發(fā)明的第二實(shí)施例所述基于可編程穿越門的可配置邏輯元件300。上述可配置邏輯元件300是基于多工器的元件，可完成任何雙輸入的布爾函數(shù)。有利用全互補(bǔ)金屬氧化物半導(dǎo)體(complementarymetaloxidesemiconductor；CMOS)邏輯來完成通用邏輯門的現(xiàn)有技術(shù)，但是均使用太多面積且過于耗時(shí)。在本實(shí)施例中，可配置邏輯元件300具有三個(gè)輸入I0、I1、與C，以及一個(gè)輸出F。兩個(gè)穿越門串聯(lián)且根據(jù)三個(gè)輸入值產(chǎn)生一組合邏輯。應(yīng)該理解，在此技術(shù)中，穿越門通常由一輸入以及根據(jù)兩個(gè)導(dǎo)通或截?cái)啻┰介T的控制信號來產(chǎn)生一輸出。兩個(gè)輸入I0及I1分別輸入兩個(gè)穿越門，且上述兩個(gè)穿越門聯(lián)合輸出F。在本實(shí)施例中，控制信號C及其反相信號用以控制上述兩個(gè)穿越門的切換。在上述設(shè)計(jì)中，既無浮置柵極(floatinggate)亦無元件反抗(devicefighting)。如圖3A所示，上方的穿越門由C及C’來控制輸入I0至F，然而下方的穿越門由C’及C來控制輸入I1至F。因此，在任何時(shí)刻I0或I1輸出至F。多個(gè)金屬線(未顯示)可用以配置可配置邏輯元件300。通過選擇性地設(shè)置金屬或?qū)Э變?nèi)連線于不同位置，可配置邏輯元件300可被重配置以完成任何雙輸入的邏輯函數(shù)(部分表列于圖3B)。實(shí)質(zhì)上而言，通過策略性地設(shè)置導(dǎo)孔內(nèi)連線或金屬內(nèi)連線，可以編程可配置邏輯元件300。還應(yīng)該理解，利用多個(gè)可配置邏輯元件300可以類似方式完成閂鎖(latch)及/或觸發(fā)器(flip-flop)。在本質(zhì)上，利用多個(gè)可配置邏輯元件300通過互連網(wǎng)絡(luò)可完成任何布爾邏輯。參閱圖3B，圖3B為顯示根據(jù)本發(fā)明的第二實(shí)施例所述可配置邏輯元件300完成的部分邏輯列表302。如圖3B所示，元件的三個(gè)輸入可耦接至原輸入或其互補(bǔ)信號，或根據(jù)布爾函數(shù)的需要通過耦接至正電壓或接地，來將輸入固定至邏輯1或0。通過變化不同的輸入I0、I1、與C，可以得到任何雙輸入的布爾函數(shù)F。舉例說來，XOR邏輯可通過分別輸入A’、A、與B至I0、I1、與C，以及如上述說明通過選擇性地設(shè)置導(dǎo)孔內(nèi)連線來完成。本領(lǐng)域的技術(shù)人員應(yīng)該理解A’是A的反相而B’是B的反相。參閱圖4A至圖4D，圖4A至圖4D顯示根據(jù)本發(fā)明的實(shí)施例所述的可配置邏輯元件300的四種變化例402、404、406、以及408。上述變化例通過在工藝最后幾個(gè)步驟策略性地設(shè)置導(dǎo)孔內(nèi)連線來完成。上述變化例利用圖3A所示的可配置邏輯元件300，但是也包括不同掩模產(chǎn)生的導(dǎo)孔內(nèi)連線410以獲致期望輸出函數(shù)的內(nèi)連線互接方式。舉例說來，圖4A顯示根據(jù)本發(fā)明的實(shí)施例所述的變化例402，包括五個(gè)掩模產(chǎn)生的導(dǎo)孔內(nèi)連線410以提供邏輯函數(shù)NXOR的輸出。圖4B顯示根據(jù)本發(fā)明的實(shí)施例所述的變化例404，包括五個(gè)掩模產(chǎn)生的導(dǎo)孔內(nèi)連線410以提供邏輯函數(shù)XOR的輸出。圖4C顯示根據(jù)本發(fā)明的實(shí)施例所述的變化例406，包括五個(gè)掩模產(chǎn)生的導(dǎo)孔內(nèi)連線410以提供邏輯函數(shù)(AB’)’的輸出。圖4D顯示根據(jù)本發(fā)明的實(shí)施例所述的變化例408，包括六個(gè)掩模產(chǎn)生的導(dǎo)孔內(nèi)連線410以及一個(gè)額外的邏輯門以形成具有一時(shí)鐘輸入Ck、一重置輸入Rs、以及一閂鎖輸出Q的閂鎖電路。具有許多變化例的陣列可用以完成使用于整個(gè)集成電路的可重配置邏輯系統(tǒng)。因?yàn)榇┰介T為可重配置邏輯系統(tǒng)的關(guān)鍵組件，在制作過程中完成較為實(shí)際。舉例說來，因?yàn)樯鲜龅木幊炭捎谥谱鬟^程的最后步驟完成(一般在最后兩個(gè)金屬層制造步驟)，所以定制化邏輯可以較低的成本完成于整個(gè)集成電路。此外，上述可重配置邏輯模塊所使用的門數(shù)很少。舉例說來，一個(gè)2-輸入的布爾函數(shù)可以不超過10個(gè)電晶體，而任意3-輸入的布爾函數(shù)可以串聯(lián)兩個(gè)可配置邏輯元件300，或利用單一元件(如可配置邏輯元件300)但是進(jìn)行較復(fù)雜的配置。參閱圖5，圖5為顯示根據(jù)本發(fā)明的實(shí)施例所述的二維切換陣列500，上述二維切換陣列500可具有邏輯信號的全域繞線的導(dǎo)孔內(nèi)連線。舉例說來，上述切換陣列500包括以水平金屬內(nèi)連線502、垂直金屬內(nèi)連線504、以及導(dǎo)孔內(nèi)連線506耦接的多個(gè)單元A(變化例402、404、及406)以及多個(gè)單元B(變化例408)。利用單元A以及單元B可完成任何組合及循序邏輯。在本實(shí)施例中，每一個(gè)單元B便對應(yīng)至三個(gè)單元A。利用制造處理的最后幾個(gè)步驟形成的金屬或?qū)Э變?nèi)連線，切換陣列500可被用以完成可重配置邏輯系統(tǒng)于整個(gè)集成電路。在本發(fā)明中，CLMB100以及基于可編程穿越門的可配置邏輯元件300使存儲器系統(tǒng)以及可重配置邏輯系統(tǒng)得以分別形成。因?yàn)槎ㄖ苹捎谧詈髢蓚€(gè)金屬層工藝步驟執(zhí)行所以易于定制化上述系統(tǒng)，且可完成于整個(gè)集成電路并提供需要的功能而無須增加其設(shè)計(jì)成本及時(shí)間。我們應(yīng)可明了，可定制化存儲器系統(tǒng)以及可重配置邏輯系統(tǒng)可為適應(yīng)性系統(tǒng)單晶片的一部分。因?yàn)樯鲜鯟LMB也可在多項(xiàng)目晶片半導(dǎo)體上完成，所以可更進(jìn)一步加強(qiáng)其彈性。上述說明提供許多不同實(shí)施例，用以完成本發(fā)明的不同特色。組成元件及過程的具體實(shí)施例用以輔助闡述本發(fā)明。上述說明僅作為實(shí)施例，并非用以限定本發(fā)明的范圍。本發(fā)明雖以優(yōu)選實(shí)施例公開如上，然其并非用以限定本發(fā)明的范圍，本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可以進(jìn)行修改與改變，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)視后附的權(quán)利要求所限定的范圍為準(zhǔn)。權(quán)利要求1.一種可配置邏輯存儲塊，包括至少一靜態(tài)隨機(jī)存取存儲單元；一第一輸出模塊，當(dāng)上述可配置邏輯存儲塊用作一靜態(tài)隨機(jī)存取存儲器時(shí)，通過讀取上述至少一靜態(tài)隨機(jī)存取存儲單元來產(chǎn)生一第一輸出；以及一第二輸出模塊，當(dāng)上述可配置邏輯存儲塊用作一可編程邏輯單元時(shí)，通過讀取上述至少一靜態(tài)隨機(jī)存取存儲單元來產(chǎn)生一第二輸出，其中耦接至上述靜態(tài)隨機(jī)存取存儲單元的至少一位線上的數(shù)據(jù)可通過控制而饋入上述第一輸出模塊以及上述第二輸出模塊。2.如權(quán)利要求1所述的可配置邏輯存儲塊，其中上述第一輸出模塊具有一多工器，用以選擇傳輸至上述第一輸出的一既定位線上的數(shù)據(jù)。3.如權(quán)利要求2所述的可配置邏輯存儲塊，其中上述第一輸出模塊從一感測放大器接收上述每一位線上的數(shù)據(jù)。4.如權(quán)利要求1所述的可配置邏輯存儲塊，其中上述第二輸出模塊具有一NOR門，用以根據(jù)上述至少一位線上的數(shù)據(jù)提供一組合輸出。5.如權(quán)利要求1所述的可配置邏輯存儲塊，還包括一輸入端口，用以對上述至少一靜態(tài)隨機(jī)存取存儲單元進(jìn)行一寫入動(dòng)作。6.如權(quán)利要求1所述的可配置邏輯存儲塊，還包括至少一可編程邏輯元件控制信號，用以傳輸上述位線上數(shù)據(jù)至一感測放大器以及上述第二輸出模塊。7.一種基于可編程穿越門的邏輯元件，用以提供至少一布爾函數(shù)，包括一第一穿越門，用以接收一第一輸入；一第二穿越門，用以接收一第二輸入；以及一第三輸入及一第三輸入互補(bǔ)信號，耦接至上述第一穿越門及上述第二穿越門，作為多個(gè)門控制信號，其中上述第一穿越門及上述第二穿越門的輸出形成一聯(lián)合輸出，且編程上述第一輸入、上述第二輸入、及上述第三輸入以提供一雙輸入布爾函數(shù)。8.如權(quán)利要求7所述的基于可編程穿越門的邏輯元件，其中上述至少一布爾函數(shù)，包括多個(gè)常數(shù)，即0或1；一單變數(shù)；以及任何雙輸入布爾函數(shù)，包括NXOR、XOR、AND、OR及其反運(yùn)算。9.如權(quán)利要求7所述的基于可編程穿越門的邏輯元件，其中上述布爾函數(shù)通過利用至少一金屬接點(diǎn)的掩模編程，選擇性地利用一正電壓、一接地信號、以及兩個(gè)輸入信號及與上述兩個(gè)輸入信號分別互補(bǔ)的信號，來耦接上述第一輸入、上述第二輸入、與上述第三輸入。10.如權(quán)利要求7所述的基于可編程穿越門的邏輯元件，其中上述布爾函數(shù)通過利用至少一穿孔接點(diǎn)的掩模編程，選擇性地利用一正電壓、一接地信號、以及兩個(gè)輸入信號及與上述兩個(gè)輸入信號分別互補(bǔ)的信號，來耦接上述第一輸入、上述第二輸入、與上述第三輸入。11.一種基于可編程穿越門的邏輯元件，用以提供至少一布爾函數(shù)，包括一第一穿越門，用以接收一第一輸入；一第二穿越門，用以接收一第二輸入；以及一第三輸入及一第三輸入互補(bǔ)信號，耦接至上述第一穿越門及上述第二穿越門，作為多個(gè)門控制信號，其中上述第一穿越門與上述第二穿越門的輸出形成一聯(lián)合輸出，且編程上述第一輸入、上述第二輸入、與上述第三輸入以提供一雙輸入布爾函數(shù)，以及其中上述布爾函數(shù)通過利用多個(gè)金屬或?qū)Э走B線的掩模編程，選擇性地利用一正電壓、一接地信號、一第一輸入信號及一第二輸入信號以及分別與上述第一輸入信號及上述第二輸入信號互補(bǔ)的一第一輸入互補(bǔ)信號及一第二輸入互補(bǔ)信號，來耦接上述第一輸入、上述第二輸入、及上述第三輸入。12.如權(quán)利要求11所述的基于可編程穿越門的邏輯元件，其中上述布爾函數(shù)，包括多個(gè)常數(shù)，即0或1；一單變數(shù)；以及任何雙輸入布爾函數(shù)，包括NXOR、XOR、AND、OR及其反運(yùn)算。13.如權(quán)利要求12所述的基于可編程穿越門的邏輯元件，其中上述第二輸入為上述第一輸入互補(bǔ)信號，以完成NXOR或XOR的運(yùn)算。14.如權(quán)利要求11所述的基于可編程穿越門的邏輯元件，其中上述第二輸入被固定于1或0，且上述第三輸入接收上述第二輸入信號或上述第二輸入互補(bǔ)信號，以完成AND或OR的運(yùn)算。15.如權(quán)利要求11所述的基于可編程穿越門的邏輯元件，其中上述第一輸入接收一外界輸入數(shù)據(jù)而上述第二輸入則固定于1或0，或者上述第二輸入接收上述外界輸入數(shù)據(jù)而上述第一輸入則固定于1或0，以完成一反運(yùn)算。全文摘要本發(fā)明公開一種可配置邏輯存儲塊以及基于可編程穿越門的邏輯元件，其中可配置邏輯存儲塊包括至少一靜態(tài)隨機(jī)存取存儲單元；第一輸出模塊，當(dāng)上述可配置邏輯存儲塊的用作靜態(tài)隨機(jī)存取存儲器時(shí)，通過讀取上述至少一靜態(tài)隨機(jī)存取存儲單元來產(chǎn)生第一輸出；以及第二輸出模塊；當(dāng)上述CLMB用作可編程邏輯元件時(shí)，通過讀取上述至少一靜態(tài)隨機(jī)存取存儲單元來產(chǎn)生第二輸出，其中耦接至上述靜態(tài)隨機(jī)存取存儲單元的至少一位線上的數(shù)據(jù)可控制地饋入上述第一輸出模塊以及上述第二輸出模塊。上述可配置邏輯元件利用穿越門提供不同的布爾邏輯函數(shù)。文檔編號H01L27/11GK1917082SQ20061007724公開日2007年2月21日申請日期2006年4月28日優(yōu)先權(quán)日2005年4月29日發(fā)明者莊建祥,侯永清,陳昆龍,吳裕群申請人:臺灣積體電路制造股份有限公司