專利名稱：封裝邏輯和存儲(chǔ)器集成電路的制作方法
封裝邏輯和存儲(chǔ)器集成電路
背景技術(shù)：
本發(fā)明大體涉及包括邏輯管芯和至少一個(gè)存儲(chǔ)器管芯的半導(dǎo)體 封裝。
邏輯管芯可以是處理器，例如用于移動(dòng)電話的應(yīng)用處理器或者基 帶處理器。為了操作，邏輯管芯使用存儲(chǔ)器來(lái)存儲(chǔ)信息。在某些情況 下，存儲(chǔ)器和邏輯電路可以被一起封裝在單個(gè)封裝中。這可能會(huì)具有 許多優(yōu)點(diǎn)，包括提高的性能和更低的成本，以及更加緊湊的配置。
對(duì)于支持更高的管腳或者輸入/輸出端數(shù)目的較小的封裝總是存 在著需求。半導(dǎo)體封裝通過(guò)輸入/輸出端與外界通信。輸入/輸出端越 多，可以提供的信號(hào)越多，并且在某些情況下，可能實(shí)現(xiàn)的操作越有 效或越復(fù)雜。由于封裝相對(duì)較小且封裝中的管芯甚至更小，因此提供 高輸入/輸出端數(shù)目可能較為復(fù)雜。


圖1是本發(fā)明的一個(gè)實(shí)施例的放大的頂視平面圖； 圖2是根據(jù)本發(fā)明一個(gè)實(shí)施例的、大體沿著圖1中的線2-2截取 的剖面圖；以及
圖3是根據(jù)一個(gè)實(shí)施例的系統(tǒng)圖示。
具體實(shí)施例方式
參考圖1，疊置的半導(dǎo)體芯片封裝10可以包括由柔性帶或者層 壓襯底形成的柔性襯底12。襯底12可以包括通過(guò)鍵合線26來(lái)進(jìn)行 引線鍵合的鍵合指18。在一個(gè)實(shí)施例中，襯底12可以是柔性或聚酰 亞胺襯底。這種封裝是柔性的，這與剛性封裝相對(duì)應(yīng)，所述剛性封裝 可以由雙馬來(lái)酰亞胺三嗪(BT)制成。
如這里所使用的，"柔性襯底"包括聚合物層和形成在所述聚合 物層的一個(gè)表面上的電路。柔性電路比剛性或BT封裝更加柔韌。例 如，層壓柔性襯底可以由聚酰亞胺或者聚脂以及一個(gè)或多個(gè)金屬化層 形成。
封裝10中的下一層由管芯或集成電路14形成，該集成電路可以 是存儲(chǔ)器集成電路。它包括鍵合焊盤(pán)20。鍵合焊盤(pán)20可以依次通過(guò) 鍵合線26耦合到上面的或者邏輯集成電路16。該上面的或者邏輯管 芯或集成電路16例如可以是用于移動(dòng)電話的應(yīng)用處理器。
因此，在某些實(shí)施例中，邏輯以及與邏輯配合工作的存儲(chǔ)器被一 起封裝在緊密結(jié)合的、高效的布置中。邏輯和存儲(chǔ)器之間的通信可以 通過(guò)相對(duì)較短的鍵合線26流動(dòng)。而且，通過(guò)使存儲(chǔ)器集成電路14的 管芯尺寸大于邏輯集成電路16的管芯尺寸可以實(shí)現(xiàn)臺(tái)階狀的、容易 進(jìn)行引線鍵合的結(jié)構(gòu)。
從襯底12到存儲(chǔ)器集成電路14的連接在某些實(shí)施例中僅僅通過(guò) 邏輯集成電路16實(shí)現(xiàn)。在那些實(shí)施例中，存儲(chǔ)器集成電路通過(guò)邏輯 集成電路的這種接觸可以具有許多優(yōu)點(diǎn)，包括防止除經(jīng)由該邏輯以外 的對(duì)存儲(chǔ)器的訪問(wèn)。這種布置可以防止對(duì)存儲(chǔ)器的不期望的修改，這 種修改可能負(fù)面地影響封裝10的性能及其制造商的聲譽(yù)。此外，通 過(guò)控制對(duì)存儲(chǔ)器的訪問(wèn)可以實(shí)現(xiàn)更好的安全性。經(jīng)由邏輯電路訪問(wèn)存 儲(chǔ)器還可以減少鍵合指的數(shù)量，這可以轉(zhuǎn)化成更小的襯底占用面積和 更低的相關(guān)成本。通過(guò)邏輯電路訪問(wèn)存儲(chǔ)器還可以消除或者縮短引線 鍵合長(zhǎng)度，減少成本和布線擺動(dòng)，同時(shí)改善電性能。減少的鍵合指數(shù) 量可以使得外部管腳數(shù)減少，減少成本和尺寸。
參照?qǐng)D2，在某些情況下，圖l所示的結(jié)構(gòu)可以被密封在合適的 密封劑32中。合適的密封劑32是填充了玻璃顆粒的環(huán)氧樹(shù)脂、二苯 并環(huán)丁烷(bisbenzocyclobutane)、聚酰亞胺、硅橡膠、低介電常數(shù) 電介質(zhì)等。
至掛裝10的電連接可以通過(guò)外部管腳44來(lái)實(shí)現(xiàn)。在一個(gè)實(shí)施例 中，管腳44可以采用焊球的形式。絕緣體42將配置在相鄰絕緣體 42之間的間隙中的管腳44分開(kāi)。
在絕緣體42之上可以是互連層38，其可以相當(dāng)于電鍍的金屬化
層，允許將到管腳44以及來(lái)自管腳44的信號(hào)引導(dǎo)到襯底12內(nèi)的上 部金屬化層50。鍵合焊盤(pán)46允許鍵合線26、上部金屬化層50和下 部金屬化層38之間的互連。更特別地，過(guò)孔40選擇性地連接這兩層 50和38內(nèi)的金屬化部分。在頂部上，鍵合線26在30處被焊到接觸 部46。
存儲(chǔ)器集成電路14可以通過(guò)管芯附著件36或者包括膠帶或者粘 合劑涂覆帶(adhesive coated tape)的任何其他合適的膠粘體緊固 到襯底12。然后，邏輯集成電路16可以通過(guò)另一管芯附著件34緊 固到存儲(chǔ)器集成電路14，該管芯附著件也可以是任何合適的膠粘體。 之后，可以從襯底12到邏輯集成電路16且然后從邏輯集成電路16 往下到存儲(chǔ)器集成電路14形成鍵合線26。在一些實(shí)施例中，附加的 粘合劑52也可以施加在電路14和襯底12之間。
在一些實(shí)施例中，輸入/輸出管腳數(shù)可以超過(guò)300，這是通過(guò)使 用柔性襯底12所實(shí)現(xiàn)的非常致密的封裝。柔性襯底12的制造工藝允 許襯底內(nèi)更緊的布線密度，從而與常規(guī)的層壓襯底相比容納更高的輸 入/輸出管腳數(shù)。此外，可以實(shí)現(xiàn)小于1.2毫米的相對(duì)較低的封裝疊 置高度。疊置高度是從管芯16的頂部到封裝10所表面安裝到的印刷 電路板(未示出)的上表面來(lái)進(jìn)行測(cè)量的。通過(guò)這里在一些實(shí)施例中 介紹的特征的各種組合可以獲得成本的降低。最終，在一些實(shí)施例中 通過(guò)邏輯集成電路可以控制對(duì)存儲(chǔ)器的訪問(wèn)。
參照?qǐng)D3，基于處理器的系統(tǒng)可以是各種基于處理器的系統(tǒng)中的 任意一種，包括移動(dòng)電話。在移動(dòng)電話的實(shí)施例中，邏輯集成電路 16可以是由鍵合線26連接到存儲(chǔ)器集成電路14的應(yīng)用處理器，所 有這些都包括在單個(gè)封裝10內(nèi)。然而，邏輯集成電路16可以通過(guò)襯 底12連接到另一個(gè)邏輯集成電路60。在移動(dòng)電話實(shí)施例中，邏輯集 成電路60可以是基帶處理器。在一些實(shí)施例中，連接可以使用總線 54。
同樣耦合到總線54的可以是存儲(chǔ)器56，其可以例如為邏輯集成 電路60服務(wù)。同樣耦合到總線54的可以是無(wú)線接口 58，例如偶極 子天線。
在一些實(shí)施例中，通過(guò)利用襯底12將存儲(chǔ)器集成電路14和邏輯 集成電路16封裝在一個(gè)封裝10中可以實(shí)現(xiàn)相對(duì)較高的管腳數(shù)。然后 該封裝10可以通過(guò)管腳44耦合到具有包括總線54的其他部件的印 刷電路板。
在一些實(shí)施例中，任何對(duì)存儲(chǔ)器集成電路14的訪問(wèn)的嘗試可以 僅僅通過(guò)邏輯集成電路16實(shí)現(xiàn)，這提供了更高的安全性并且防止對(duì) 存儲(chǔ)器集成電路未授權(quán)的訪問(wèn)。這種受控的存儲(chǔ)器訪問(wèn)可以避免由于 將存儲(chǔ)器集成電路用于除支持邏輯集成電路16之外的應(yīng)用引起的性 能問(wèn)題。
在一些實(shí)施例中，多層聚酰亞胺柔性襯底12可以被設(shè)計(jì)成在用 于高輸入/輸出管腳邏輯和存儲(chǔ)器芯片疊層的高密度疊置芯片封裝中 工作。襯底12可以使用柔性襯底工藝步驟來(lái)制造。在組裝時(shí)，多層 聚酰亞胺基底襯底被切成條并被插入到載體中。然后，可以使用柔性 模制矩陣陣列封裝(flex molded matrix array packaging)組裝工 藝。然而，使用或者不使用間隔物，利用標(biāo)準(zhǔn)的或者專用的管芯附著 工藝技術(shù)可以疊置一塊以上的硅，包括至少一個(gè)邏輯硅片和一個(gè)存儲(chǔ) 器硅片。然后，當(dāng)使用標(biāo)準(zhǔn)管芯附著工藝步驟來(lái)疊置管芯時(shí)可以對(duì)芯 片進(jìn)行引線鍵合。最終，完成了模制或者密封。這個(gè)步驟之后可以繼 續(xù)進(jìn)行焊球附著和單個(gè)化。
盡管示出了表面安裝或芯片疊置封裝，但是也可以使用其他封裝 形式。其他封裝形式包括柵格陣列封裝和焊球柵陣列封裝。
在本說(shuō)明書(shū)全文中提及的"一個(gè)實(shí)施例"或者"實(shí)施例"是指結(jié) 合實(shí)施例所述的特定的特征、結(jié)構(gòu)或特性包括在本發(fā)明所包含的至少 一種實(shí)施方式中。因此，詞組"一個(gè)實(shí)施例"或"在實(shí)施例中"的出 現(xiàn)不一定指相同的實(shí)施例。而且，所述的特定特征、結(jié)構(gòu)或特性可以 以所述的特定實(shí)施例以外的其他適當(dāng)?shù)男问絹?lái)實(shí)現(xiàn)，并且所有這些形 式都將被涵蓋在本申請(qǐng)的權(quán)利要求以內(nèi)。
盡管已經(jīng)就有限數(shù)量的實(shí)施例對(duì)本發(fā)明進(jìn)行了介紹，本領(lǐng)域技術(shù) 人員將會(huì)從中意識(shí)到大量的修改和變化方式，包括將本發(fā)明理念調(diào)整 為包括利用專用訪問(wèn)特性而疊置在半導(dǎo)體封裝中的多個(gè)存儲(chǔ)器硅片
和邏輯硅片。所附的權(quán)利要求書(shū)旨在覆蓋所有這種落入本發(fā)明的精神 實(shí)質(zhì)和范圍之內(nèi)的修改和變化方式。
權(quán)利要求
1、一種方法，包括在存儲(chǔ)器管芯上疊置邏輯管芯；并且將所述存儲(chǔ)器管芯緊固到柔性襯底。
2、如權(quán)利要求1所述的方法，包括形成從所述襯底到所述邏輯 管芯的鍵合線。
3、 如權(quán)利要求2所述的方法， 器管芯進(jìn)行引線鍵合。
4、 如權(quán)利要求1所述的方法， 所述存儲(chǔ)器管芯的電連接。
5、 如權(quán)利要求1所述的方法， 以上的輸入/輸出端。包括從所述邏輯管芯到所述存儲(chǔ) 包括僅通過(guò)所述邏輯管芯提供到 包括為所述邏輯管芯提供300個(gè)
6、 如權(quán)利要求1所述的方法，包括利用所述疊置的邏輯和存儲(chǔ) 器管芯形成封裝，該封裝的疊置高度小于1. 2毫米。
7、 如權(quán)利要求1所述的方法，包括將應(yīng)用處理器用作邏輯管芯。
8、 如權(quán)利要求1所述的方法，包括在所述襯底上使用焊球。
9、 如權(quán)利要求l所述的方法，包括提供多層聚酰亞胺襯底。
10、 一種封裝的集成電路，包括 柔性襯底；緊固到所述襯底的存儲(chǔ)器管芯；以及 緊固到所述存儲(chǔ)器管芯的邏輯管芯。
11、 如權(quán)利要求io所述的電路，其中所述存儲(chǔ)器管芯大于所述邏輯管芯。
12、 如權(quán)利要求10所述的電路，包括所述襯底上的焊球。
13、 如權(quán)利要求IO所述的電路，其中從所述襯底到所述邏輯管 芯形成鍵合線。
14、 如權(quán)利要求13所述的電路，其中從所述邏輯管芯到所述存 儲(chǔ)器管芯形成多條鍵合線。
15、 如權(quán)利要求14所述的電路，其中僅通過(guò)所述邏輯管芯形成 從所述襯底到所述存儲(chǔ)器管芯的電連接。
16、 如權(quán)利要求IO所述的電路，其中所述邏輯管芯是用于移動(dòng) 電話的應(yīng)用處理器。
17、 如權(quán)利要求10所述的電路，包括到所述邏輯管芯的300個(gè) 以上的輸入/輸出端。
18、 如權(quán)利要求10所述的電路，其中疊置高度小于1.2毫米。
19、 如權(quán)利要求IO所述的電路，其中所述柔性襯底包括聚酰亞 胺襯底中的多個(gè)互連層。
20、 一種系統(tǒng)，包括 基帶處理器；與所述基帶處理器相關(guān)聯(lián)的存儲(chǔ)器；耦合到所述基帶處理器的集成電路封裝，所述封裝包括在存儲(chǔ)器 管芯頂部上的應(yīng)用處理器管芯，所述封裝包括柔性襯底；以及 無(wú)線接口。
21、 如權(quán)利要求20所述的系統(tǒng)，其中所述系統(tǒng)是移動(dòng)電話。
22、 如權(quán)利要求20所述的系統(tǒng)，包括將所述基帶處理器耦合到 所述存儲(chǔ)器的總線。
23、 如權(quán)利要求20所述的系統(tǒng)，其中所述封裝的疊置高度小于 1.2毫米。
24、 如權(quán)利要求20所述的系統(tǒng)，包括到所述應(yīng)用處理器管芯的 300個(gè)以上的輸入/輸出端。
25、 如權(quán)利要求20所述的系統(tǒng)，其中所述柔性襯底包括至少兩 個(gè)金屬化層，并且所述襯底包括聚酰亞胺。
26、 如權(quán)利要求20所述的系統(tǒng)，其中所述無(wú)線接口包括偶極子 天線。
27、 如權(quán)利要求20所述的系統(tǒng)，其中僅能通過(guò)所述應(yīng)用處理器 管芯訪問(wèn)所述存儲(chǔ)器管芯。
28、 如權(quán)利要求20所述的系統(tǒng)，其中將所述襯底引線鍵合到所 述應(yīng)用處理器管芯，并且將所述應(yīng)用處理器管芯引線鍵合到所述存儲(chǔ) 器管芯。
29、 如權(quán)利要求20所述的系統(tǒng)，其中所述封裝包括焊球。
30、如權(quán)利要求20所述的系統(tǒng)，其中所述應(yīng)用處理器管芯小于 所述存儲(chǔ)器管芯。
全文摘要
可以將邏輯和存儲(chǔ)器封裝在單個(gè)集成電路封裝中，該封裝在某些實(shí)施例中具有高輸入/輸出管腳數(shù)和低的疊置高度。在某些實(shí)施例中，邏輯可以疊置在存儲(chǔ)器的頂部，而存儲(chǔ)器可以疊置在柔性襯底上。這種襯底可以容納多層互連系統(tǒng)，其有助于實(shí)現(xiàn)高管腳數(shù)和低疊置高度。在某些實(shí)施例中，可以對(duì)封裝進(jìn)行布線，使得僅可以通過(guò)邏輯來(lái)訪問(wèn)存儲(chǔ)器。
文檔編號(hào)H01L25/065GK101199052SQ200680021311
公開(kāi)日2008年6月11日 申請(qǐng)日期2006年6月28日 優(yōu)先權(quán)日2005年6月28日
發(fā)明者B·塔格特, R·尼克森, R·施普賴策 申請(qǐng)人:英特爾公司