薄膜晶體管基板及顯示裝置制造方法
【專利摘要】一種薄膜晶體管基板包括一基板、多個像素電極、一柵極層、一主動層、一第一源極層、一第二源極層以及一漏極層。所述多個像素電極設置于基板上。柵極層設置于基板上。主動層與柵極層相對設置。第一源極層及第二源極層分別與主動層接觸。漏極層與主動層接觸，并與所述多個像素電極的其中之一電連接。柵極層、主動層、第一源極層及漏極層是形成一第一晶體管，柵極層、主動層、第二源極層及漏極層是形成一第二晶體管，第一晶體管及第二晶體管關閉時，第一源極層與第二源極層是電性絕緣。本發(fā)明亦揭露一種具有上述薄膜晶體管基板的顯示裝置。通過電路布局的方式來減少電容量，提升單位面積的元件布局效率，進而降低信號的延遲及變形。
【專利說明】薄膜晶體管基板及顯示裝置

【技術領域】
[0001]本發(fā)明是關于一種薄膜晶體管基板及具有該薄膜晶體管基板的顯示裝置。

【背景技術】
[0002] 隨著科技的進步，顯示裝置已經廣泛的被運用在各種領域，尤其是液晶顯示裝置， 因具有體型輕薄、低功率消耗及無輻射等優(yōu)越特性，已經漸漸地取代傳統(tǒng)陰極射線管顯示 裝置，而應用至許多種類的電子產品中，例如行動電話、可攜式多媒體裝置、筆記型電腦、液 晶電視及液晶熒幕等等。
[0003] 一般而言，顯示裝置是包含一顯示面板及一驅動模塊。驅動模塊具有一掃描驅動 電路及一數據驅動電路。掃描驅動電路是通過多條掃描線與顯示面板電連接，而數據驅動 電路是通過多條數據線與顯示面板電連接。另外，顯示面板具有多個像素，而該等數據線及 該等掃描線是呈交錯設置以形成該等像素陣列。當掃描驅動電路輸出一掃描信號使掃描 線導通時，數據驅動電路將對應每一行像素的一數據信號通過數據線傳送至像素的像素電 極，以使顯示面板顯示畫面。
[0004] 掃描線輸出的掃描信號的導通時間（即掃描時間）主要是由掃描線的數量及顯示 頻率來決定。然而，由于顯示面板上的像素陣列的寄生電容，例如為數據線的跨線（cross over)、開關晶體管的寄生電容(例如Cgd，Cgs，Csd等)，以及像素的負載阻抗可能造成一理 想的掃描信號波形(例如方波）延遲及變形而成另一波形。此種信號延遲及變形的現(xiàn)象（SP RC distortion)尤其在大尺寸、高解析度以及立體（3D)的顯示裝置時所造成的問題可能會 更加嚴重，例如可能會造成像素的取樣錯誤而使顯示面板無法正常顯示。其中，若要降低信 號的延遲及變形的話，降低阻抗（R)與減少電容（C)是必要的手段。除了電路設計的改善方 面之外，在電路實際布局（layout)上的效率提升，也可達到相同的效果。
[0005] -般電路布局的流程是先將等效電路畫好，再轉換為布局圖面的方式來表示，最 后以實際的生產制程來制作。但是，相同的等效電路卻有無限多種的布局方式可以實現(xiàn)，因 此在電路布局效率上的提升也是設計中很重要的環(huán)節(jié)。
[0006] 因此，如何提出一種薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置，可通 過路布局的方式來減少其電容量，提升單位面積的元件布局效率，進而降低顯示裝置的信 號的延遲及變形，已成為重要課題之一。


【發(fā)明內容】

[0007] 本發(fā)明的目的為提供一種可通過電路布局的方式來減少電容量，提升單位面積的 元件布局效率，進而降低信號的延遲及變形的薄膜晶體管基板及顯示裝置。
[0008] 為達上述目的，依據本發(fā)明的一種薄膜晶體管基板包括一基板、多個像素電極、一 柵極層、一主動層、一第一源極層、一第二源極層以及一漏極層。所述多個像素電極設置于 基板上。柵極層設置于基板上。主動層與柵極層相對設置。第一源極層及第二源極層分別 與主動層接觸。漏極層與主動層接觸，并與所述多個像素電極的其中之一電連接。柵極層、 主動層、第一源極層及漏極層是形成一第一晶體管，柵極層、主動層、第二源極層及漏極層 是形成一第二晶體管，第一晶體管及第二晶體管關閉時，第一源極層與第二源極層是電性 絕緣。
[0009]為達上述目的，依據本發(fā)明的一種顯示裝置包括一薄膜晶體管基板，薄膜晶體管 基板具有一基板多個像素電極、一柵極層、一主動層、一第一源極層、一第二源極層以及一 漏極層。所述多個像素電極設置于基板上。柵極層設置于基板上。主動層與柵極層相對 設置。第一源極層及第二源極層分別與主動層接觸。漏極層與主動層接觸，并與所述多個 像素電極的其中之一電連接。柵極層、主動層、第一源極層及漏極層是形成一第一晶體管， 柵極層、主動層、第二源極層及漏極層是形成一第二晶體管，第一晶體管及第二晶體管關閉 時，第一源極層與第二源極層是電性絕緣。
[0010]在一實施例中，柵極層具有一第一區(qū)域，主動層具有一第二區(qū)域，于薄膜晶體管基 板的投影方向上，第一區(qū)域與第二區(qū)域是重迭。
[0011] 在一實施例中，第一區(qū)域的尺寸大于第二區(qū)域的尺寸。
[0012]在一實施例中，第一源極層及第二源極層是鄰設于漏極層。
[0013]在一實施例中，薄膜晶體管基板更包括一第三源極層，其設置于基板上，并與主動 層接觸，柵極層、主動層、第三源極層及漏極層是形成一第三晶體管。
[00M]在一實施例中，第一晶體管、第二晶體管及第三晶體管關閉時，第一源極層、第二 源極層及第三源極層是電性絕緣。
[0015]在一實施例中，薄膜晶體管基板更包括另一漏極層，其設置于基板上，并與主動層 接觸，柵極層、主動層、第一源極層及另一漏極層是形成一第三晶體管。
[0016]承上所述，因本發(fā)明的薄膜晶體管基板及顯示裝置中，柵極層與主動層相對設置， 第一源極層及第二源極層分別與主動層接觸，漏極層與主動層接觸，并與所述多個像素電 極的其中之一電連接。另外，柵極層、主動層、第一源極層及漏極層是形成一第一晶體管， 柵極層、主動層、第二源極層及漏極層是形成一第二晶體管。此外，第一晶體管及第二晶體 管關閉時，第一源極層與第二源極層是電性絕緣。由于本發(fā)明是將具有相同漏極層的不同 薄膜晶體管元件，通過布局的方式將主動層合而為一，故可降低第一晶體管及第二晶體管 所形成的主動層的面積，進而降低柵極層與主動層之間的重迭面積而減少電容的大小。因 此，通過本發(fā)明，可使薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置減少其寄生電 容量、提升單位面積的元件布局效率，進而提升晶體管單位面積的驅動能力而降低信號的 延遲及變形。

【專利附圖】

【附圖說明】
[0017]圖1A為本發(fā)明一實施例的薄膜晶體管基板上具有的電路的示意圖。 t〇〇18]圖1B為圖1A的電路中，習知一種電路布局示意圖。
[0019] 圖1C為圖1A的電路中，本發(fā)明較佳實施例的電路布局的示意圖。
[0020]圖2A及圖2B分別為圖1A的電路中，本發(fā)明較佳實施例的電路布局的另一示意 圖。
[0021]圖Μ為本發(fā)明的薄膜晶體管基板上具有的另一實施態(tài)樣的電路的示意圖。
[0022]圖3B為圖3A的電路中，習知一種電路布局示意圖。
[0023]圖3C為圖3A的電路中，本發(fā)明較佳實施例的電路布局的另一示意圖。
[0024]圖4A為本發(fā)明的薄膜晶體管基板上具有的另一實施態(tài)樣的電路的示意圖。
[0025]圖4B為圖4A的電路中，習知一種電路布局示意圖。 "
[0026]圖4C為圖4A的電路中，本發(fā)明較佳實施例的電路布局的另一示意圖。
[0027]圖SA為本發(fā)明的薄膜晶體管基板上具有的另一實施態(tài)樣的電路的示意圖。
[0028]圖5B為圖5A的電路中，習知一種電路布局示意圖。
[0029]圖5C為圖5A的電路中，本發(fā)明較佳實施例的電路布局的另一示意圖。
[0030] 附圖標號：
[0031] l、la、lb、lc :電路
[0032] A :主動層
[0033] A1 ：第一主動層
[0034] A2：第二主動層
[0035] A3：第三主動層
[0036] A4：第四主動層
[0037] D、D1:漏極層
[0038] G :柵極層
[0039] S1 ：第一源極層
[0040] S2：第二源極層
[0041] S3：第三源極層
[0042] S4：第四源極層
[0043] T1 ：第一晶體管
[0044] T2 ：第二晶體管
[0045] T3 :第三晶體管 t〇〇46] T4：第四晶體管
[0047] Z1 ：第一區(qū)域
[0048] Z2 :第二區(qū)域
[0049] Z3 :第三區(qū)域
[0050] Z4 ： 第四區(qū)域
[0051] Z5：第五區(qū)域
[0052] Z6 ：第六區(qū)域。

【具體實施方式】
[0053] 以下將參照相關圖式，說明依本發(fā)明較佳實施例的薄膜晶體管基板及具有此薄膜 晶體管基板的顯示裝置，其中相同的元件將以相同的參照符號加以說明。
[0054]以下請參考相關圖示，以比較及說明本發(fā)明的電路布局方式與習知技術不同之 處。其中，本發(fā)明是將具有相同漏極層的不同薄膜晶體管元件，通過布局的方式將主動層合 而為一，進而減少電容的大小，以提升單位面積下的元件布局效率。另外，是將本發(fā)明的電 路布局方式及概念應用于薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置。特別注意 的是，本發(fā)明以下的電路只是一種舉例，主要是將其概念應用于薄膜晶體管基板及顯示裝 置的電路布局上，藉此來減少薄膜晶體管基板及顯示裝置的寄生電容、提升單位面積的元 件布局效率，進而降低信號的延遲及變形。
[0055] 請分別參照圖1A至圖1C所示，其中，圖1A為本發(fā)明一實施例的薄膜晶體管基板 上具有的電路1的示意圖，圖1B為圖1A的電路1中，習知一種電路布局示意圖，而圖1C為 圖1A的電路1中，本發(fā)明較佳實施例的電路布局的示意圖。
[0056]如圖1A所示，電路1包括一第一晶體管T1及一第二晶體管T2,第一晶體管T1及 第二晶體管T2分別為一薄膜晶體管，并設置于基板（圖未顯示)上。其中，第一晶體管T1及 第二晶體管T2的柵極是電連接，且第一晶體管 T1及第二晶體管T2的漏極亦電連接。因此， 當柵極輸入信號而使第一晶體管T1及第二晶體管T2導通時，第一晶體管T1的源極的信號 可傳送至漏極，第二晶體管T2的源極的信號亦可傳送至漏極。
[0057]另外，請先參照圖1C所示，本發(fā)明的薄膜晶體管基板包括一基板（圖未顯示)、多個 像素電極（圖未顯示)、一柵極層G、一主動層A、一第一源極層S1、一第二源極層S2以及一漏 極層D。
[0058]多個像素電極設置于基板上，而柵極層G亦設置于基板上。其中，柵極層G的材質 例如是金屬(例如鋁、銅、銀、鉬、鈦)或其合金所構成的單層或多層結構。部分用以傳輸驅動 信號的導線，可以使用與柵極同一層且同一制程的結構，彼此電性相連，例如掃描線（scan line)。
[0059] 主動層A與柵極層G相對設置。在實施上，主動層A可為一半導體層，并例如但不 限于包括一氧化物半導體。前述的氧化物半導體包括氧化物，且氧化物包括銦、鋅、鎵及鉿 的至少其中之一，或其它材料。其中，氧化物半導體例如但不限于為氧化銦鎵鋅、氧化銦鉿 鋅、氧化鋅或氧化銦。
[0060]第一源極層S1及第二源極層S2分別與主動層A接觸，且漏極層D亦與主動層A接 觸。其中，第一源極層S1與漏極層D之間具有一間隔，而第二源極層S2與漏極層D之間亦 具有一間隔。于此，柵極層G、主動層A、第一源極層S1及漏極層D是形成第一晶體管T1，而 柵極層G、主動層A、第二源極層S2及漏極層D是形成第二晶體管T2。本發(fā)明并不限定第一 晶體管T1及第二晶體管T 2為一下柵極（bottom gate)或一上柵極（top gate)的晶體管。 在本實施例中，是以一下柵極為例，即主動層A位于柵極層G之上。其中，于第一晶體管T1 的主動層A未導通時，第一源極層S1與漏極層D電性分離。另外，于第二晶體管T2的主動 層A未導通時，第二源極層S2與漏極層D亦電性分離。
[0061]第一源極層S1及第二源極層S2是鄰設于漏極層D。換言之，第一源極層S1或第 二源極層S2可位于漏極層D的上側、下側、左側或右側的鄰近位置。于此，是以第一源極層 S1及第二源極層S2位于漏極層D的左、右兩側為例。此外，第一晶體管T1及第二晶體管 T2亦可分別包含介電層、絕緣層、保護層或其它膜層（圖未顯示)。其中，第一源極層S1、第 二源極層S2及漏極層D的材質可分別為金屬（例如鋁、銅、銀、鉬、鈦）或其合金所構成的單 層或多層結構。部分用以傳輸驅動信號的導線，可以使用與第一源極層S1、第二源極層 S2 及漏極層D同層且同一制程的結構，例如數據線（data line)。
[0062]另外，請參照圖1B所示，于習知的布局中，由于第一晶體管T1的柵極與第二晶體 管T2的柵極電連接，故第一晶體管T1與第二晶體管T2共同具有一層柵極層G。另外，由于 第一晶體管T1的漏極與第二晶體管T2的漏極電連接，故第一晶體管T1與第二晶體管T2 亦共同具有一層漏極層D，但是，第一晶體管T1的一第一主動層A1與第二晶體管T2的一第 二主動層Α2是彼此分離而不連接。
[0063] 不過，請再參照圖1C所示，在本發(fā)明的電路布局中，第一晶體管Τ1與第二晶體管 Τ2共同具有柵極層G，第一晶體管Τ1與第二晶體管Τ2亦共同具有漏極層D，但第一晶體管 Τ1與第二晶體管Τ2亦具有同一層的主動層Α。其中，于薄膜晶體管基板的投影方向上，主 動層Α與柵極層G重迭設置。具體而言，本發(fā)明于形成第一晶體管Τ1與第二晶體管Τ2的 主動層的制程中，是形成一個區(qū)域的主動層A,并將此主動層A同時作為第一晶體管π及第 二晶體管T2的主動層。因此，本發(fā)明是將具有相同漏極層的不同薄膜晶體管元件，通過電 路布局的方式將主動層合而為一，進而減少電容的大小，藉此提升單位面積下的元件布局 效率。
[0064]另外，在圖1C中，第一晶體管T1及第二晶體管T2關閉而不導通時(即柵極G不輸 入信號時)，第一源極層S1及第二源極層S2是彼此電性絕離。另外，本發(fā)明的漏極層D是 電連接至薄膜晶體管基板的該等像素電極的其中之一。此外，柵極層G具有一第一區(qū)域Z1， 主動層A具有一第二區(qū)域Z2,于薄膜晶體管基板的投影方向上（即俯視方向上)，第一區(qū)域 Z1與第二區(qū)域Z2是重迭，且第一區(qū)域Z1的尺寸(面積）是大于第二區(qū)域Z2的尺寸(面積)。 [0065] 請比較圖1B與圖1C所示，于習知的圖1B的布局中，第一主動層A1與第二主動層 A2的面積共為392微米2,在本發(fā)明圖1C的布局中，主動層A具有的第二區(qū)域Z2的面積只 有308微米 2,比習知減少了 21. 4%的布局面積。由于兩層導電膜層之間可形成一電容，因 此，若可降低某一層導電膜層的面積的話，就可降低兩者之間的重迭面積，進而降低寄生電 容而提升單位面積的元件布局效率，藉此可提升晶體管單位面積的驅動能力而降低顯示裝 置的信號的延遲及變形。因此，藉由圖1C的布局方式，可使本發(fā)明的薄膜晶體管基板及具 有此薄膜晶體管基板的顯示裝置減少其寄生電容，提升單位面積的元件布局效率，進而降 低信號的延遲及變形。
[0066]另外，請分別參照圖2A及圖2B所示，其分別為圖1A的電路1中，本發(fā)明較佳實施 例的電路布局的另一示意圖。
[0067]如圖2A所示，與圖1C主要的不同在于，圖1C的第一源極層S1及第二源極層S2 分別位于漏極層D的左、右兩側，但于圖2A的布局中，第一源極層S1及第二源極層S2分別 位于漏極層D的右側，并為右上側及右下側。此外，本實施例的主動層A具有的第二區(qū)域Z2 的面積只有330微米 2,比圖1B的習知減少了 IS. 82%的主動層布局面積。
[0068]另外，如圖2B所示，與圖2A主要的不同在于，圖2B的第一源極層S1及第二源極 層S2分別位于漏極層D的左上側及右下側。另外，本實施例的主動層a具有的第二區(qū)域Z2 的面積只有336微米2,比習知減少了 14. 29%的主動層布局面積。
[0069] 此外，圖2A及圖2B的電路布局可參照上述的圖1C，不再贅述。
[0070]另外，請參照圖3A、圖3B及圖3C所示，其中，圖3A為本發(fā)明的薄膜晶體管基板上 具有的另一實施態(tài)樣的電路la的示意圖，圖3B為圖3A的電路la中，習知一種電路布局示 意圖，而圖3C為圖3A的電路la中，本發(fā)明較佳實施例的電路布局的另一示意圖。
[0071]與圖1A的電路1主要的不同在于，圖3A的電路la更包括一第三晶體管T3,第三 晶體管T3的柵極與第一晶體管Π 及第二晶體管T2的柵極電連接，而第三晶體管T3的源 極與第一晶體管T1的源極電連接。
[0072]因此，于圖3B的習知布局中，柵極層G、一第三主動層A3、一第一源極層S1及另一 漏極層D1是形成第三晶體管T3。其中，第一晶體管T1、第二晶體管T2及第三晶體管T3共 同具有一層柵極層G，第一晶體管T1及第二晶體管T2共同具有一層漏極層 D，但第三晶體 管T3的漏極層D1與第一晶體管T1及第二晶體管T2的漏極層D分離而不連接。另外，第 一晶體管T1的第一主動的第三主動層 A3是彼此分離而不連接。此外，第三主動層A3與柵 極層G重迭設置。
[0073]在圖3C的本發(fā)明的布局中，柵極層G、主動層A、第一源極層S1及漏極層 D1是形 成第三晶體管T3,且第一晶體管II、第二晶體管T2及第三晶體管T3是具有同一層主動層 Α。具體而言，本發(fā)明于形成第一晶體管Τ1、第二晶體管Τ2及第三晶體管Τ3的主動層的制 程中，是形成一個區(qū)域的主動層Α，并將此主動層Α同時作為第一晶體管Τ1、第二晶體管Τ2 及第三晶體管T3的主動層。
[0074]習知的圖3B的第一主動層A1、第二主動層A2及第三主動層A3的面積總和為539 微米2,而圖3C的布局中，主動層A具有的一第四區(qū)域Z4的面積為484微米2,因此，可比習 知圖3B減少了 10. 2%的主動層布局面積。
[0075]另外，請參照圖4A、圖4B及圖4C所示，其中，圖4A為本發(fā)明的薄膜晶體管基板上 具有的另一實施態(tài)樣的電路lb的示意圖，圖4B為圖4A的電路lb中，習知一種電路布局示 意圖，而圖4C為圖4A的電路lb中，本發(fā)明較佳實施例的電路布局的另一示意圖。
[0076] 與圖1A的電路1主要的不同在于，圖4A的電路lb更包括一第三晶體管T3,第三 晶體管T3設置于基板上。其中，第三晶體管T3的柵極與第一晶體管T1的柵極及第二晶體 管T2的柵極電連接，且第三晶體管T 3的漏極與第一晶體管T1的漏極及第二晶體管T2的 漏極電連接。
[0077]于圖4B的習知布局中，由于第一晶體管T1的柵極、第二晶體管T2的柵極及第三 晶體管?的柵極電連接，故第一晶體管T1、第二晶體管T2及第三晶體管T3共同具有一層 柵極層G。另外，由于第一晶體管T1的漏極、第二晶體管T2的漏極及第三晶體管T3的漏極 電連接，故第一晶體管T1、第二晶體管T2及第三晶體管T3亦共同具有一層漏極層D，但是 第一晶體管T1的第一主動層A1、第二晶體管T2的第二主動層A2及第三晶體管T3的一第 三主動層A3是彼此分離而不連接。
[0078] 不過，在圖4C的本發(fā)明的布局中，第一晶體管T1、第二晶體管T2及第三晶體管T3 是共同具有柵極層G，第一晶體管Π 、第二晶體管T2及第三晶體管T3亦共同具有漏極層D， 且第一晶體管T1、第二晶體管T2及第三晶體管T3亦具有同一層的主動層A。其中，于薄膜 晶體管基板的投影方向上，主動層A與柵極層 G重迭設置。另外，第一晶體管π、第二晶體 管Τ2及第三晶體管Τ3的漏極層D是電連接至薄膜晶體管基板的該等像素電極(圖未顯示） 的其中之一。另外，第一晶體管Τ1、第二晶體管Τ2及第三晶體管Τ3不導通時，第一源極層 S1、第二源極層S2及第三源極層S3是彼此電性隔離。此外，柵極層G具有一第三區(qū)域Ζ3， 主動層Α具有一第四區(qū)域Ζ4,于薄膜晶體管基板的投影方向上，第三區(qū)域Ζ3與第四區(qū)域Ζ4 是重迭，且第三區(qū)域Z3的尺寸是大于第四區(qū)域E4的尺寸。
[0079]另外，圖4B的第一主動層A1、第二主動層A2及第三主動層A3的面積總和為588 微米2。在圖4C的布局中，主動層A的第四區(qū)域Z4的面積為426微米2,因此，可比習知減 少了 27. 55%的主動層布局面積。
[0080]另外，請參照圖5A、圖5B及圖5C所不，其中，圖5A為本發(fā)明的薄膜晶體管基板上 具有的另一實施態(tài)樣的電路lc的示意圖，圖5B為圖5A的電路lc中，習知一種電路布局示 意圖，而圖5C為圖5A的電路lc中，本發(fā)明較佳實施例的電路布局的另一示意圖。
[0081]與圖4A的電路lb主動的不同在于，圖5A的電路lc更包括一第四晶體管T4,第四 晶體管T4設置于基板上。其中，第四晶體管T4的柵極與第一晶體管T1的柵極、第二晶體 管T2的柵極及第三晶體管T3的柵極電連接，且第四晶體管 T4的漏極與第一晶體管n的 漏極、第二晶體管T2的漏極及第三晶體管T3的漏極電連接。
[0082]于圖5B的習知布局中，第一晶體管π、第二晶體管T2、第三晶體管T3及第四晶體 管T4共同具有一層柵極層G。另外，第一晶體管T1、第二晶體管T2、第三晶體管T3及第四 晶體管T4亦共同具有一層漏極層D，但是第一晶體管T1的第一主動層A1、第二晶體管T2 的第二主動層A2、第三晶體管T3的第三主動層A 3及第四晶體管T4的一第四主動層A4是 彼此分離而不連接。
[0083]不過，在圖5C的本發(fā)明的布局中，第一晶體管T1、第二晶體管T2、第三晶體管 T3 及第四晶體管Τ4共同具有柵極層G，第一晶體管Τ1、第二晶體管Τ2、第三晶體管Τ3及第四 晶體管Τ4亦共同具有漏極層D，且第一晶體管Τ1、第二晶體管Τ2、第三晶體管Τ3及第四晶 體管Τ4亦具有同一層的主動層Α。其中，于薄膜晶體管基板的投影方向上，主動層a與柵極 層G重迭設置。另外，第一晶體管T1、第二晶體管T2、第三晶體管T3及第四晶體管T4的漏 極層D是電連接至薄膜晶體管基板的該等像素電極（圖未顯示）的其中之一。另外，第一晶 體管T1、第二晶體管T2、第三晶體管T3及第四晶體管T4不導通時，第一源極層S1、第二源 極層S2、第三源極層S3及第四源極層S4是彼此電性隔離。此外,柵極層G具有一第五區(qū) 域Z5,主動層A具有一第六區(qū)域Z6,于薄膜晶體管基板的投影方向上，第五區(qū)域Z5與第六 區(qū)域Z6是重迭，且第五區(qū)域Z5的尺寸是大于第六區(qū)域E6的尺寸。
[0084] 另外，圖5B的第一主動層A1、第二主動層A2、第三主動層A3及第四主動層A4的 面積總和為784微米 2,在圖4C的布局中，主動層A的第六區(qū)域Z6的面積為528微米2,比 圖5B的習知減少了 32. 65%的主動層布局面積。
[0085] 另外，本發(fā)明的顯示裝置具有上述的薄膜晶體管基板，而薄膜晶體管基板的電路 布局的方式可參照上述，不再贅述。其中，顯示裝置可為一液晶顯示裝置或一有機發(fā)光二極 體顯示裝置。以液晶顯示裝置為例，除了薄膜晶體管基板之外，液晶顯示裝置更可包括一對 向基板、一液晶層及一背光模塊。對向基板與薄膜晶體管基板相對而設，而液晶層夾置于薄 膜晶體管基板與對向基板之間。此外，背光模塊設置于薄膜晶體管基板遠離對向基板的一 側。
[0086] 最后一提的是，本發(fā)明是將具有相同漏極層的不同薄膜晶體管元件，通過布局的 方式將主動層合而為一，進而減少電容的大小，以提升單位面積下的元件布局效率，因此， 并不限定只有上述的電路出現(xiàn)于薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置，只 要符合這個概念的電路及其布局方式都可涵蓋于本發(fā)明的薄膜晶體管基板及具有此薄膜 晶體管基板的顯示裝置。
[0087] 綜上所述，因本發(fā)明的薄膜晶體管基板及顯示裝置中，柵極層與主動層相對設置， 第一源極層及第二源極層分別與主動層接觸，漏極層與主動層接觸，并與該等像素電極的 其中之一電連接。另外，柵極層、主動層、第一源極層及漏極層是形成一第一晶體管，柵極 層、主動層、第二源極層及漏極層是形成一第二晶體管。此外，第一晶體管及第二晶體管關 閉時，第一源極層與第二源極層是電性絕緣。由于本發(fā)明是將具有相同漏極層的不同薄膜 晶體管元件，通過布局的方式將主動層合而為一，故可降低第一晶體管及第二晶體管所形 成的主動層的面積，進而降低柵極層與主動層之間的重迭面積而減少電容的大小。因此，通 過本發(fā)明，可使薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置減少其寄生電容量、 提升單位面積的元件布局效率，進而提升晶體管單位面積的驅動能力而降低信號的延遲及 變形。
[0088] 以上所述僅為舉例性，而非為限制性者。任何未脫離本發(fā)明的精神與范疇，而對其 進行的等效修改或變更，均應包含于申請專利范圍中。
【權利要求】
1. 一種薄膜晶體管基板，其特征是，所述薄膜晶體管基板包括： 一基板； 多個像素電極，設置于所述基板上； 一柵極層，設置于所述基板上； 一主動層，與所述柵極層相對設置； 一第一源極層及一第二源極層，分別與所述主動層接觸；以及 一漏極層，與所述主動層接觸，并與所述多個像素電極的其中之一電連接， 其中，所述柵極層、所述主動層、所述第一源極層及所述漏極層是形成一第一晶體管， 所述柵極層、所述主動層、所述第二源極層及所述漏極層是形成一第二晶體管，所述第一晶 體管及所述第二晶體管關閉時，所述第一源極層與所述第二源極層是電性絕緣。
2. 如權利要求1所述的薄膜晶體管基板，其特征是，所述柵極層具有一第一區(qū)域，所述 主動層具有一第二區(qū)域，于所述薄膜晶體管基板的投影方向上，所述第一區(qū)域與所述第二 區(qū)域是重迭。
3. 如權利要求2所述的薄膜晶體管基板，其特征是，所述第一區(qū)域的尺寸大于所述第 二區(qū)域的尺寸。
4. 如權利要求1所述的薄膜晶體管基板，其特征是，所述第一源極層及所述第二源極 層是鄰設于所述漏極層。
5. 如權利要求1所述的薄膜晶體管基板，其特征是，所述薄膜晶體管基板更包括： 一第三源極層，設置于所述基板上，并與所述主動層接觸，所述柵極層、所述主動層、所 述第三源極層及所述漏極層是形成一第三晶體管。
6. 如權利要求5所述的薄膜晶體管基板，其特征是，所述第一晶體管、所述第二晶體管 及所述第三晶體管關閉時，所述第一源極層、所述第二源極層及所述第三源極層是電性絕 緣。
7. 如權利要求1所述的薄膜晶體管基板，其特征是，所述薄膜晶體管基板更包括： 另一漏極層，設置于所述基板上，并與所述主動層接觸，所述柵極層、所述主動層、所述 第一源極層及所述另一漏極層是形成一第三晶體管。
8. -種顯示裝置，其特征是，所述顯示裝置包括： 一薄膜晶體管基板，具有： 一基板； 多個像素電極，設置于所述基板上； 一柵極層，設置于所述基板上； 一主動層，與所述柵極層相對設置； 一第一源極層及一第二源極層，分別與所述主動層接觸；及 一漏極層，與所述主動層接觸，并與所述多個像素電極的其中之一電連接，所述柵極 層、所述主動層、所述第一源極層及所述漏極層是形成一第一晶體管，所述柵極層、所述主 動層、所述第二源極層及所述漏極層是形成一第二晶體管，所述第一晶體管及所述第二晶 體管關閉時，所述第一源極層與所述第二源極層是電性絕緣。
9. 如權利要求8所述的顯示裝置，其特征是，所述第一源極層及所述第二源極層是鄰 設于所述漏極層。
10.如權利要求8所述的顯示裝置，其特征是，所述顯示裝置更包括： 另一漏極層，設置于所述基板上，并與所述主動層接觸，所述柵極層、所述主動層、所述 第一源極層及所述另一漏極層是形成一第三晶體管。
【文檔編號】G02F1/1368GK104142594SQ201310172418
【公開日】2014年11月12日 申請日期:2013年5月10日 優(yōu)先權日:2013年5月10日
【發(fā)明者】王忠益, 謝耀聯(lián) 申請人:群創(chuàng)光電股份有限公司