本實用新型涉及柵極驅(qū)動技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置。

背景技術(shù)：

隨著科學(xué)技術(shù)日新月異的發(fā)展，液晶顯示屏已成為生產(chǎn)、生活中不可或缺的產(chǎn)品，在信息傳播中起到重要的作用。液晶顯示屏主要包括顯示區(qū)域、數(shù)據(jù)驅(qū)動模塊和柵極驅(qū)動模塊，其中柵極驅(qū)動模塊是整個顯示系統(tǒng)的開關(guān)，通過對像素TFT(Thin Film Transistor，薄膜晶體管)的依序打開，實現(xiàn)數(shù)據(jù)信號的輸入，從而實現(xiàn)顯示功能。

目前，利用移位寄存器原理的GOA(Gate On Array，陣列基板行驅(qū)動)電路被廣泛應(yīng)用，通過TFT(薄膜晶體管)電路單元實現(xiàn)柵極驅(qū)動，不僅可以節(jié)省空間，實現(xiàn)窄邊框設(shè)計，而且減少bonding(綁定)工序，節(jié)約成本，提高良率及產(chǎn)能。

然而GOA電路的穩(wěn)定性是實現(xiàn)正常顯示的關(guān)鍵因素，由于其組成是由基本移位寄存器單元級聯(lián)而成，移位寄存器單元的輸出信號受控于上拉節(jié)點和時鐘信號，信號噪聲和TFT的漏電流都可能造成GOA單元的錯誤輸出。

技術(shù)實現(xiàn)要素：

本實用新型的主要目的在于提供一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置，解決現(xiàn)有技術(shù)中下拉節(jié)點控制單元由上拉節(jié)點控制，而上拉節(jié)點的電位又能由于復(fù)位單元包括的復(fù)位晶體管的漏電流而降低，所以有可能導(dǎo)致不能在輸出階段對下拉節(jié)點正確的放噪，以及由于信號噪聲和薄膜晶體管的漏電流造成的柵極驅(qū)動電路的錯誤輸出的問題。

為了達到上述目的，本實用新型提供了一種移位寄存器單元，包括：

輸入單元，分別與輸入端、上拉節(jié)點和高電平輸出端連接；

充放電單元，連接于所述上拉節(jié)點和柵極驅(qū)動信號輸出端之間；

復(fù)位單元，分別與復(fù)位端、低電平輸出端和所述上拉節(jié)點連接，用于在復(fù)位階段在復(fù)位端接入的復(fù)位信號的控制下控制所述上拉節(jié)點的電位；

下拉節(jié)點控制單元，分別與下拉節(jié)點、高電平輸出端、低電平輸出端和柵極驅(qū)動信號輸出端連接，用于在所述柵極驅(qū)動信號輸出端的控制下控制所述下拉節(jié)點的電位；以及，

輸出單元，分別與時鐘信號輸出端、低電平輸出端、所述上拉節(jié)點、所述下拉節(jié)點和所述柵極驅(qū)動信號輸出端連接，用于在所述上拉節(jié)點和下拉節(jié)點的控制下，控制所述柵極驅(qū)動信號輸出端的電位。

實施時，所述低電平輸出端包括第一低電平輸出端和第二低電平輸出端；

所述復(fù)位單元與第一低電平輸出端連接，用于在復(fù)位階段在所述復(fù)位信號的控制下控制所述上拉節(jié)點的電位為第一低電平；

所述輸出單元與第二低電平輸出端連接，用于在復(fù)位階段在所述下拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端輸出第二低電平；

第一低電平小于第二低電平。

實施時，所述復(fù)位單元包括：第一復(fù)位晶體管，柵極與所述復(fù)位端連接，第一極與所述上拉節(jié)點連接，第二極與所述第一低電平輸出端連接；以及，

第二復(fù)位晶體管，柵極與所述復(fù)位端連接，第一極與所述上拉節(jié)點連接，第二極與所述第一低電平輸出端連接；

所述輸出單元包括：

上拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述時鐘信號輸出端連接，第二極與所述柵極驅(qū)動信號輸出端連接；以及，

下拉晶體管，柵極與所述下拉節(jié)點連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述第二低電平輸出端連接。

實施時，所述下拉節(jié)點控制單元與第二低電平輸出端連接；

所述下拉節(jié)點控制單元包括：

第一下拉控制模塊，分別與所述柵極驅(qū)動信號輸出端、第二低電平輸出端、所述下拉節(jié)點和下拉控制節(jié)點連接，用于當所述柵極驅(qū)動信號輸出端輸出第一電平時控制所述下拉節(jié)點的電位為低電平；以及，

第二下拉控制模塊，分別與所述下拉控制節(jié)點、所述高電平輸出端和所述下拉節(jié)點連接，用于當所述柵極驅(qū)動信號輸出端輸出第二電平時控制所述下拉節(jié)點與所述高電平輸出端連接。

實施時，所述第一下拉控制模塊包括：

第一下拉控制晶體管，柵極與所述柵極驅(qū)動信號輸出端連接，第一極與所述下拉節(jié)點連接，第二極與所述第二低電平輸出端連接；以及，

第二下拉控制晶體管，柵極與所述柵極驅(qū)動信號輸出端連接，第一極與下拉控制節(jié)點連接，第二極與所述第二低電平輸出端連接；

所述第二下拉控制模塊包括：

第三下拉控制晶體管，柵極和第一極都與高電平輸出端連接，第二極與所述下拉控制節(jié)點連接；以及，

第四下拉控制晶體管，柵極與所述下拉控制節(jié)點連接，第一極與高電平輸出端連接，第二極與所述下拉節(jié)點連接；

所述第一下拉控制晶體管的寬長比與所述第四下拉控制晶體管的寬長比的比例被設(shè)置為預(yù)定范圍內(nèi)，以使得當所述柵極驅(qū)動信號輸出端輸出第一電平時所述下拉節(jié)點的電位為低電平。

實施時，所述充放電模塊包括：存儲電容，第一端與所述上拉節(jié)點連接，第二端與所述柵極驅(qū)動信號輸出端連接。

實施時，所述輸入單元包括：輸入晶體管，柵極與所述輸入端連接，第一極與高電平輸出端連接，第二極與所述上拉節(jié)點連接。

本實用新型還提供了一種柵極驅(qū)動電路，包括多級上述的移位寄存器單元；

除了第一級移位寄存器單元，每一級移位寄存器單元的輸入端與相鄰上一級移位寄存器單元的柵極驅(qū)動信號輸出端連接；

除了最后一級移位寄存器單元，每一級移位寄存器單元的復(fù)位端與相鄰下一級移位寄存器單元的柵極驅(qū)動信號輸出端連接。

本實用新型還提供了一種顯示裝置，包括多級上述的柵極驅(qū)動電路。

與現(xiàn)有技術(shù)相比，本實用新型所述的移位寄存器單元、柵極驅(qū)動電路和顯示裝置在輸出階段通過下拉節(jié)點控制單元在輸出的柵極驅(qū)動信號的控制下對下拉節(jié)點進行放噪通過柵極驅(qū)動信號的反饋，可以在柵極驅(qū)動信號輸出端的控制下使得下拉節(jié)點控制單元控制下拉節(jié)點的電位，以進一步對柵極驅(qū)動信號輸出端放噪，降低噪聲，提高穩(wěn)定性。

附圖說明

圖1是本實用新型實施例所述的移位寄存器單元的結(jié)構(gòu)框圖；

圖2是本實用新型另一實施例所述的移位寄存器單元的結(jié)構(gòu)框圖；

圖3是本實用新型又一實施例所述的移位寄存器單元的結(jié)構(gòu)框圖；

圖4是本實用新型所述的移位寄存器單元的一具體實施例的電路圖；

圖5是本實用新型如圖4所示的移位寄存器單元的具體實施例的工作時序圖；

圖6是本實用新型實施例所述的移位寄存器單元的驅(qū)動方法的流程圖。

具體實施方式

下面將結(jié)合本實用新型實施例中的附圖，對本實用新型實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型一部分實施例，而不是全部的實施例?；诒緦嵱眯滦椭械膶嵤├?，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本實用新型保護的范圍。

如圖1所示，本實用新型實施例所述的移位寄存器單元包括：

輸入單元11，分別與輸入端INPUT、上拉節(jié)點PU和輸出高電平VDD的高電平輸出端連接；

充放電單元12，連接于所述上拉節(jié)點PU和柵極驅(qū)動信號輸出端OUTPUT之間；

復(fù)位單元13，分別與復(fù)位端RESET、低電平輸出端VLT和所述上拉節(jié)點PU連接，用于在復(fù)位階段在復(fù)位端RESET接入的復(fù)位信號的控制下控制所述上拉節(jié)點PU的電位；

下拉節(jié)點控制單元14，分別與下拉節(jié)點PD、輸出高電平VDD的高電平輸出端、低電平輸出端VLT和柵極驅(qū)動信號輸出端OUTPUT連接，用于在所述柵極驅(qū)動信號輸出端OUTPUT的控制下控制所述下拉節(jié)點PD的電位；以及，

輸出單元15，分別與時鐘信號輸出端CLK、低電平輸出端VLT、所述上拉節(jié)點PU、所述下拉節(jié)點PD和所述柵極驅(qū)動信號輸出端OUTPUT連接，用于在所述上拉節(jié)點PU和下拉節(jié)點PD的控制下，控制所述柵極驅(qū)動信號輸出端OUTPUT的電位。

本實用新型所述的移位寄存器單元在輸出階段通過下拉節(jié)點控制單元在輸出的柵極驅(qū)動信號的控制下對下拉節(jié)點進行放噪(在現(xiàn)有技術(shù)中下拉節(jié)點控制單元是與上拉節(jié)點PU連接的，由于上拉節(jié)點PU的電位又可能由于復(fù)位單元包括的復(fù)位晶體管的漏電流而降低，所以有可能導(dǎo)致不能在輸出階段對下拉節(jié)點PD正確的放噪)，另外，通過柵極驅(qū)動信號的反饋，可以在柵極驅(qū)動信號輸出端的控制下使得下拉節(jié)點控制單元控制下拉節(jié)點的電位，以進一步對柵極驅(qū)動信號輸出端放噪，降低噪聲，提高穩(wěn)定性。

具體的，所述低電平輸出端可以包括輸出第一低電平VGL1的第一低電平輸出端和輸出第二低電平VGL2的第二低電平輸出端；

所述復(fù)位單元13與輸出第一低電平VGL1的第一低電平輸出端連接，用于在復(fù)位階段在所述復(fù)位信號的控制下控制所述上拉節(jié)點PU的電位為第一低電平VGL1；

所述輸出單元15與輸出第二低電平VGL2的第二低電平輸出端連接，用于在復(fù)位階段在所述下拉節(jié)點PD的控制下控制所述柵極驅(qū)動信號輸出端OUTPUT輸出第二低電平VGL2；

第一低電平VGL1小于第二低電平VGL2。

在如圖2所示的實施例中，在復(fù)位階段復(fù)位單元控制PU接入VGL1，而輸出單元包括的上拉晶體管的源極電壓在非輸出階段都被設(shè)置為電壓值比較大的VGL2，則在非輸出階段，即使輸入單元包括的輸入晶體管漏電從而導(dǎo)致輸出晶體管的柵極電位增加，上拉晶體管誤導(dǎo)通的幾率也會減小，從而降低移位寄存器單元誤輸出幾率。

在實際操作時，所述上拉晶體管可以為n型晶體管，但是在改變上拉晶體管的柵極接入的控制信號的情況下，所述上拉晶體管也可以為p型，在此對上拉晶體管的類型并不作限定。

具體的，所述復(fù)位單元可以包括：第一復(fù)位晶體管，柵極與所述復(fù)位端連接，第一極與所述上拉節(jié)點連接，第二極與所述第一低電平輸出端連接；以及，

第二復(fù)位晶體管，柵極與所述復(fù)位端連接，第一極與所述上拉節(jié)點連接，第二極與所述第一低電平輸出端連接。

在實際操作時，所述復(fù)位單元包括一個復(fù)位晶體管即可，但是為了提升上拉節(jié)點復(fù)位的速度，可以采用兩個復(fù)位晶體管。

具體的，所述輸出單元可以包括：

上拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述時鐘信號輸出端連接，第二極與所述柵極驅(qū)動信號輸出端連接；以及，

下拉晶體管，柵極與所述下拉節(jié)點連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述第二低電平輸出端連接。

具體的，如圖3所示，所述下拉節(jié)點控制單元與輸出第二低電平VGL2的第二低電平輸出端連接；

所述下拉節(jié)點控制單元包括：

第一下拉控制模塊141，分別與所述柵極驅(qū)動信號輸出端OUTPUT、輸出第二低電平VGL2的第二低電平輸出端、所述下拉節(jié)點PD和下拉控制節(jié)點PD_CN連接，用于當所述柵極驅(qū)動信號輸出端OUTPUT輸出第一電平時控制所述下拉節(jié)點PD的電位為低電平；以及，

第二下拉控制模塊142，分別與所述下拉控制節(jié)點PD_CN、輸出高電平VDD的高電平輸出端和所述下拉節(jié)點PD連接，用于當所述柵極驅(qū)動信號輸出端OUTPUT輸出第二電平時控制所述下拉節(jié)點PD與所述高電平輸出端連接。

本實用新型如圖3所示的下拉節(jié)點控制單元14的實施例包括第一下拉控制模塊141和第二下拉控制模塊142，當OUTPUT輸出第一電平時第一下拉控制模塊141控制PD的電位為低電平，當OUTPUT輸出第二電平時第二下拉控制模塊142控制PD的電位為高電平。

在實際操作時，當?shù)谝幌吕刂颇K包括的晶體管為n型晶體管時，所述第一電平為高電平，所述第二電平為低電平，但是在實際操作時，隨著第一下拉控制模塊包括的晶體管的類型的改變，第一電平的值、第二電平的值也相應(yīng)改變。

具體的，所述第一下拉控制模塊可以包括：

第一下拉控制晶體管，柵極與所述柵極驅(qū)動信號輸出端連接，第一極與所述下拉節(jié)點連接，第二極與所述第二低電平輸出端連接；以及，

第二下拉控制晶體管，柵極與所述柵極驅(qū)動信號輸出端連接，第一極與下拉控制節(jié)點連接，第二極與所述第二低電平輸出端連接；

所述第二下拉控制模塊可以包括：

第三下拉控制晶體管，柵極和第一極都與高電平輸出端連接，第二極與所述下拉控制節(jié)點連接；以及，

第四下拉控制晶體管，柵極與所述下拉控制節(jié)點連接，第一極與高電平輸出端連接，第二極與所述下拉節(jié)點連接；

所述第一下拉控制晶體管的寬長比與所述第四下拉控制晶體管的寬長比的比例被設(shè)置為預(yù)定范圍內(nèi)，以使得當所述柵極驅(qū)動信號輸出端輸出第一電平時所述下拉節(jié)點的電位為低電平。

具體的，所述充放電模塊可以包括：存儲電容，第一端與所述上拉節(jié)點連接，第二端與所述柵極驅(qū)動信號輸出端連接。

具體的，所述輸入單元可以包括：輸入晶體管，柵極與所述輸入端連接，第一極與高電平輸出端連接，第二極與所述上拉節(jié)點連接。

下面通過一具體實施例來說明本實用新型所述的移位寄存器單元。

如圖4所示，本實用新型所述的移位寄存器單元的一具體實施例包括輸入端INPUT、柵極驅(qū)動信號輸出端OUTPUT、復(fù)位端RESET、輸入單元11、充放電單元12、復(fù)位單元13、下拉節(jié)點控制單元14和輸出單元15；

在圖4中，本實用新型所述的移位寄存器單元的該具體實施例包括由M1至M9依次編號的九個晶體管和一個存儲電容C；

所述輸入單元11包括：第一晶體管M1，柵極與輸入端INPUT連接，漏極與輸出高電平VDD的高電平輸出端連接，源極與上拉節(jié)點PU連接；

所述充放電單元12包括：存儲電容C，第一端與所述上拉節(jié)點PU連接，第二端與所述柵極驅(qū)動信號輸出端OUTPUT連接；

所述復(fù)位單元13包括：第七晶體管M7，柵極與復(fù)位端RESET連接，漏極與所述上拉節(jié)點PU連接，源極與輸出第一低電平VGL1的第一低電平輸出端連接；以及，

第二晶體管M2，柵極與復(fù)位端RESET連接，漏極與所述上拉節(jié)點PU連接，源極與輸出第一低電平VGL1的第一低電平輸出端連接；

所述下拉節(jié)點控制單元14包括：

第六晶體管M6，柵極與所述柵極驅(qū)動信號輸出端OUTPUT連接，漏極與所述下拉節(jié)點PD連接，源極與輸出第二低電平VGL2的第二低電平輸出端連接；

第八晶體管M8，柵極與所述柵極驅(qū)動信號輸出端OUTPUT連接，漏極與下拉控制節(jié)點PD_CN連接，源極與輸出第二低電平VGL2的第二低電平輸出端連接；

第九晶體管M9，柵極和漏極都與輸出高電平VDD的高電平輸出端連接，源極與所述下拉控制節(jié)點PD_CN連接；以及，

第五晶體管M5，柵極與所述下拉控制節(jié)點PD_CN連接，漏極與輸出高電平VDD的高電平輸出端連接，源極與所述下拉節(jié)點PD連接；

所述輸出單元15包括：

第三晶體管M3，柵極與所述上拉節(jié)點PU連接，漏極與時鐘信號輸出端CLK連接，源極與所述柵極驅(qū)動信號輸出端OUTPUT連接；以及，

第四晶體管M4，柵極與所述下拉節(jié)點PD連接，漏極與所述柵極驅(qū)動信號輸出端OUTPUT連接，源極與輸出第二低電平VGL2的第二低電平輸出端連接。

在圖4所示的具體實施例中，CLK輸出的時鐘信號為交流周期性方波信號，CLK的占空比可設(shè)置；VDD為直流高電平，VGL1和VGL2為電壓值不同的低電平，VGL1小于VGL2。

在如圖4所示的具體實施例中，所有的晶體管都為n型晶體管，但是在實際操作時，如上晶體管也可以被替換為p型，僅需對相應(yīng)的控制信號做出調(diào)整即可，在此對晶體管的類型不作限定。

當CLK為高電平時，CLK的電位為高電平VDD，當CLK為低電平時，CLK的電位為第二低電平VGL2。

如圖5所示，本實用新型如圖4所示的移位寄存器單元的具體實施例在工作時，在每一顯示周期，

在輸入階段T1，INPUT接入高電平，RESET接入低電平，CLK輸出第二低電平VGL2，M1導(dǎo)通，以使得VDD接入PU，使得M3導(dǎo)通，OUTPUT輸出低電平，則M6、M8斷開，M5和M9都導(dǎo)通，從而將PD的電位拉高為VDD，使得M4導(dǎo)通，保證OUTPUT輸出第二低電平VGL2；

在輸出階段T2，INPUT和RESET都接入低電平，CLK輸出高電平VDD，雖然M1斷開，由于存儲電容C的自舉作用，將PU的電位自舉拉升為V2，M3打開，OUTPUT輸出高電平，M6和M8打開，通過設(shè)置M5的寬長比和M6的寬長比使得在T2下拉節(jié)點PD的電位可以為低電平，M4斷開，從而可以保證OUTPUT輸出高電平VDD，相應(yīng)行柵線被打開；

在輸出下拉階段T3，INPUT和RESET都接入低電平，CLK輸出第二低電平VGL2，M3打開，以將OUTPUT輸出的柵極驅(qū)動信號從VGH拉低為VL2，使得M6和M8斷開，從而PD的電位被M5拉高為VDD，M4打開，以使得OUTPUT輸出VGL2；此時由于PU(C的第一端)處于浮空狀態(tài)，由于C兩端的電壓差不能突變，因此PU的電位由V2跳變?yōu)閂2-VDD+VL2，由于V2的值與C的性能有關(guān)，因此M3在OUTPUT輸出VGL2后可能打開也可能關(guān)斷，但是由于即使M3打開OUTPUT也是接入VGL2，因此M3打開或關(guān)斷對在輸出下拉階段T3柵極驅(qū)動信號的電位沒有影響；

在復(fù)位階段T4，INPUT接入低電平，RESET接入高電平，CLK輸出第二低電平VGL2，M2和M7導(dǎo)通，以將PU的電位拉低為VGL1，M3斷開，此時由于PU的電位被拉低為VGL1，使得M6和M8斷開，從而M9和M5控制將PD的電位拉升為VDD，使得M4導(dǎo)通，從而對OUTPUT進行噪聲釋放，控制OUTPUT輸出VGL2，保證該行輸出準確性；

在輸出截止保持階段T5(即T4結(jié)束后直至下一顯示周期T1開始前)，INPUT和RESET都接入低電平、CLK周期性間隔輸出高電平VDD、第二低電平VGL2，OUTPUT輸出低電平，從而M6、M8斷開，M9和M5控制將PD電位維持為VDD，從而能夠保證M4持續(xù)導(dǎo)通，實現(xiàn)對OUTPUT的持續(xù)放噪。

當高溫情況下，由于載流子遷移率隨溫度上升而增加，TFT(薄膜晶體管)的漏電流可能會增大。因此將VGL1設(shè)置為更低電平，使PU的電位在復(fù)位階段被拉到較低電平，即使M1的漏電流增大時，相應(yīng)了PU的電位，也可以增大M3的開啟難度(由于在非輸出階段M3的源極電位為VGL2，由于VGL1小于VGL2，因此即使PU的電位由于M1的漏電而增加，M3誤開啟的幾率也會被降低)，降低GOA(Gate On Array，陣列基板行驅(qū)動)單元誤輸出幾率。

如圖6所示，本實用新型實施例所述的移位寄存器單元的驅(qū)動方法，應(yīng)用于上所述的移位寄存器單元，所述移位寄存器單元的驅(qū)動方法包括：在每一顯示周期，

S1：在輸入階段，在輸入端接入的輸入信號的控制下，輸入單元控制上拉節(jié)點與高電平輸出端連接，輸出單元控制柵極驅(qū)動信號輸出端與時鐘信號輸出端連接；在所述柵極驅(qū)動信號輸出端的控制下，下拉節(jié)點控制單元控制下拉節(jié)點與高電平輸出端連接；

S2：在輸出階段，充放電單元控制自舉拉升所述上拉節(jié)點的電位，輸出單元控制柵極驅(qū)動信號輸出端與時鐘信號輸出端連接，以使得所述柵極驅(qū)動信號輸出端輸出高電平；在所述柵極驅(qū)動信號輸出端的控制下，下拉節(jié)點控制單元控制所述下拉節(jié)點的電位為低電平；

S3：在輸出下拉階段，輸出單元控制柵極驅(qū)動信號輸出端與時鐘信號輸出端連接，以使得所述柵極驅(qū)動信號輸出端輸出低電平；在所述柵極驅(qū)動信號輸出端的控制下，下拉節(jié)點控制單元控制所述下拉節(jié)點的電位為高電平，輸出單元控制所述柵極驅(qū)動信號輸出端輸出低電平，以對所述柵極驅(qū)動信號輸出端進行放噪；

S4：在復(fù)位階段，在復(fù)位端接入的復(fù)位信號的控制下，復(fù)位單元控制所述上拉節(jié)點的電位為低電平，在所述柵極驅(qū)動信號輸出端的控制下，下拉節(jié)點控制單元控制下拉節(jié)點的電位為高電平，輸出單元控制所述柵極驅(qū)動信號輸出端輸出低電平，以對所述柵極驅(qū)動信號輸出端進行放噪。

本實用新型所述的移位寄存器單元的驅(qū)動方法在輸出階段通過下拉節(jié)點控制單元在輸出的柵極驅(qū)動信號的控制下對下拉節(jié)點進行放噪(在現(xiàn)有技術(shù)中下拉節(jié)點控制單元是與上拉節(jié)點PU連接的，由于上拉節(jié)點的電位又可能由于復(fù)位單元包括的復(fù)位晶體管的漏電流而降低，所以有可能導(dǎo)致不能在輸出階段對下拉節(jié)點D正確的放噪)，另外，通過柵極驅(qū)動信號的反饋，可以在柵極驅(qū)動信號輸出端的控制下使得下拉節(jié)點控制單元控制下拉節(jié)點的電位，以進一步對柵極驅(qū)動信號輸出端放噪，降低噪聲，提高穩(wěn)定性。

本實用新型實施例所述的柵極驅(qū)動電路包括多級上述的移位寄存器單元；

除了第一級移位寄存器單元，每一級移位寄存器單元的輸入端與相鄰上一級移位寄存器單元的柵極驅(qū)動信號輸出端連接；

除了最后一級移位寄存器單元，每一級移位寄存器單元的復(fù)位端與相鄰下一級移位寄存器單元的柵極驅(qū)動信號輸出端連接。

本實用新型實施例所述的顯示裝置包括上述的柵極驅(qū)動電路。

以上所述是本實用新型的優(yōu)選實施方式，應(yīng)當指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本實用新型所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本實用新型的保護范圍。