專利名稱：應(yīng)變半導(dǎo)體襯底及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系有關(guān)于集成電路襯底或晶圓以及制造該集成電路襯底或晶圓的制法。更具體而言，本發(fā)明系有關(guān)于一種在襯底上形成應(yīng)變半導(dǎo)體結(jié)構(gòu)(strained semiconductor structure)的方法以及一種應(yīng)變半導(dǎo)體結(jié)構(gòu)或?qū)印?br> 背景技術(shù)：
利用應(yīng)變金屬氧化物半導(dǎo)體(Strained metal oxide semiconductor；SMOS)制法以透過增加硅的載子移動率(carrier mobility)而增加晶體管(MOSFET)的效能，從而降低電阻與功率的消耗并提高驅(qū)動電流、頻率響應(yīng)(frequency response)以及工作速度。應(yīng)變硅(strained silicon)典型的透過于硅鍺(silicon germanium)襯底或?qū)由铣砷L硅層予以形成。
與該硅鍺襯底相結(jié)合的硅鍺柵(silicon germanium lattice)格通常較純硅柵格之間隔為寬，隨著鍺所占的百分比愈高該柵格間隔愈寬。由于該硅柵格系與該間隔較大的硅鍺柵格排列成一直線，因此會于該硅層產(chǎn)生張力應(yīng)變(tensile strain)。實(shí)質(zhì)上該硅原子相互間會被扯斷。
舒松硅具有包含六個等價能帶(equal valence bands)的導(dǎo)電能帶。施加至該硅的張力應(yīng)變導(dǎo)致其中四個電子價能帶的能量(energy)會提高而另二個電子價能帶的能量會降低。由于量子效應(yīng)(quantum effects)，當(dāng)通過該較低能量的能帶時電子的有效估量的電子會減少百分的三十。因此，該較低能量的能帶提供電子流較低的電阻。此外，電子遇到來自該硅原子的原子核的較低的振動能時，會導(dǎo)致電子以較舒松的硅低500至1000倍的速率擴(kuò)散。據(jù)此，于應(yīng)變硅中的載子移動率會相較于舒松的硅中更急劇的提高，使電子移動率提高百分的八十或更高，而使電洞提高百分的二十或更高的移動率。移動率的提高已發(fā)現(xiàn)會將電場持續(xù)提升至1.5百萬伏特/公分。且相信這些因素會致使裝置速度在未進(jìn)一步減少裝置的尺寸的情況下提高百分的三十五，或于不降低效能的情況下降低百分的二十五的功率消耗。
習(xí)知的絕緣層上覆半導(dǎo)體(semiconductor-on-insulator，SOI)襯底已包括應(yīng)變硅層，該應(yīng)變硅層系形成于掩埋氧化物層(buried oxide layer)的上，而該掩埋氧化物層則形成于基層上。該掩埋氧化物層可透過包括沉積氧于該基層上或于該基層摻雜氧等不同的制程予以形成。該應(yīng)變半導(dǎo)體層可透過提供具有組成物(Si(1-x)Gex)的硅鍺層，其中該x大約為0.2，更廣泛而言系在0.1至0.3的范圍內(nèi)。該硅鍺層可利用硅烷(silane)與鍺烷(germane)透過化學(xué)氣相沉積方式予以沉積。當(dāng)沉積開始時可降低鍺烷的濃度致使該硅鍺層的最上層主要部份大部分或全部均為硅。
于SMOS制程中使用鍺會導(dǎo)致該集成電路襯底、層以及設(shè)備產(chǎn)生鍺污染的問題。尤其是鍺的放氣作用(outgassing)或向外擴(kuò)散作用(outdiffusion)會污染與該制造設(shè)備相關(guān)聯(lián)的多種組件以及與該加工晶圓相關(guān)聯(lián)的集成電路結(jié)構(gòu)。再且，鍺的放氣作用會對于薄膜的形成產(chǎn)生不利的影響。再者，鍺的向外擴(kuò)散會導(dǎo)致于襯里(liner)的界面產(chǎn)生鍺累積或堆積，進(jìn)而導(dǎo)致該淺溝槽絕緣(shallow trench isolation)結(jié)構(gòu)的信賴性問題。
鍺的放氣作用的問題于非常高溫以及與該淺溝槽絕緣結(jié)構(gòu)的襯里相關(guān)聯(lián)的HCI(鹽酸)周圍環(huán)境中特別顯著。舉例而言，習(xí)知的淺溝槽絕緣襯里氧化物制程系利用大約攝氏1000度的溫度因而增加鍺的放氣作用。
因此，需要一種無需利用鍺即可形成的應(yīng)變半導(dǎo)體結(jié)構(gòu)。其次，亦需要一種用以形成高品質(zhì)SMOS襯底的制法。再者，復(fù)需要一種不要求應(yīng)變層沉積的SMOS晶圓形成制法。此外，需要一種不易受鍺的放氣作用影響的襯底。另外，復(fù)需要一種形成應(yīng)變半導(dǎo)體層的新穎制法。再者，尚需要一種增強(qiáng)及/或增加層應(yīng)變特性的壽命的晶圓制法。

發(fā)明內(nèi)容
以下之一實(shí)施例系有關(guān)于一種制造集成電路襯底的方法。該集成電路襯底包括應(yīng)變層。該方法包括提供基層，于該基層上提供絕緣層以及于該絕緣層上提供半導(dǎo)體層。該方法復(fù)包括于該基層內(nèi)形成多個柱狀體(pillars)。
另一實(shí)施例系有關(guān)于一種于該基層上形成應(yīng)變半導(dǎo)體層的方法。該方法包括于該基層蝕刻溝槽以及于該溝槽中提供具有壓縮力的材料。
又一實(shí)施例系有關(guān)于一種襯底。該襯底包括應(yīng)變層以及形成于該應(yīng)變層下的基層。該基層于相對該應(yīng)變層的1側(cè)具有溝槽。該溝槽降低該應(yīng)變層中的應(yīng)力。


透過前述伴隨所附圖式的詳細(xì)說明將能夠更完全的了解該些實(shí)施例，其中相同的組件符號系表示相同的組件，該些圖式包括圖1系為依據(jù)一實(shí)施例的包括應(yīng)變半導(dǎo)體層、氧化物層與基層的襯底的部份的斷面示意圖；圖2系為圖1中所示的部分的斷面圖，用以顯示蝕刻步驟；圖3系為圖2中所示的部分的斷面圖，用以顯示沉積步驟；圖4系為圖1中所示的部分的底面圖；圖5系為依據(jù)本發(fā)明的另一實(shí)施例的襯底的另一部分的底面示意圖；圖6系為依據(jù)本發(fā)明的另一實(shí)施例的襯底的又一部分的底面示意圖；圖7系為用以制造圖1中所示的部分的治法的基本流程圖；以及圖8系為圖1中所示的部分的斷面圖，用以顯示附屬于該襯底的機(jī)械壓縮系統(tǒng)。
具體實(shí)施例方式
圖1至圖8顯示襯底以及用以提供如應(yīng)變硅層的應(yīng)變半導(dǎo)體層的制法。該結(jié)構(gòu)與制法可在不需要鍺摻雜或伴隨著鍺摻雜的情況下予以利用。
請參閱圖1，集成電路的部分20可為晶圓或如絕緣層上覆半導(dǎo)體襯底等襯底的部分，該部分20可于制法100(圖7)中予以形成且其較佳的用于應(yīng)變金屬氧化物半導(dǎo)體(SMOS)的應(yīng)用。
部分20包括由應(yīng)變層50、掩埋氧化物層40以及基層30所組成的襯底。層50可包括鍺或設(shè)在包括鍺在內(nèi)的多層結(jié)構(gòu)。此外，于該層30下可提供支撐襯底。
于一實(shí)施例中，基層30系為單晶硅層。層30的厚度可為400至1000微米(μm)間。掩埋氧化物層40可為二氧化硅層。層40的厚度可為500至2000埃()間。應(yīng)變層50較佳的為硅或硅/鍺(其中鍺可占百分的十至三十)化。層50的厚度可為500埃。
層50較佳為由于溝槽36的集合32(顯示于圖2中)包括具有壓縮力的材料34而低于張應(yīng)力(tensile stress)者。于一實(shí)施例中，溝槽36的集合32可為挖空結(jié)構(gòu)(empty)且因?yàn)榕c該溝槽相關(guān)聯(lián)的材料的缺少而導(dǎo)致張應(yīng)力較于層50中的張應(yīng)力為小。較佳者，溝槽36的集合32可用具有壓縮力的材料34填充，該材料34可例如為等離子體增強(qiáng)化學(xué)氣相沉積(plasma enhanced CVD，PECVD)氮化硅(SiN)材料、金屬、或其它于沉積在溝槽36的集合32時或沉積在溝槽36的集合32后變成被壓縮的材料。若于溝槽36中需要張應(yīng)力，則可利用熱成型氮化硅材料或低應(yīng)力化學(xué)氣相沉積(LPCVD)氮化硅材料以取代會導(dǎo)致壓縮應(yīng)力的等離子增強(qiáng)化學(xué)氣相沉積氮化硅材料。
于層30上的壓縮應(yīng)力透過層40轉(zhuǎn)換為層50的張應(yīng)力。部份20的壓縮層30拉伸層40與50。于可替換的實(shí)施例中，層40并不存在而層50則直接形成于層30的上。于另一實(shí)施例中，層30可作為整個主要襯底，且該主要襯底的上表面系用作為作用區(qū)(active region)。由于與溝槽36的集合32相關(guān)聯(lián)的下表面所形成的壓縮張力的故因此該上表面系承受張應(yīng)力。
于一實(shí)施例中，溝槽36的集合32系相應(yīng)于層50中作用區(qū)的尺寸。于一實(shí)施例中，用于定義于層50上的作用區(qū)的相同屏蔽可用以定義溝槽36的集合32。部份的溝槽36可大于其它的溝槽。舉例而言，于特定位置的小溝槽是保持該整體晶圓的完整性所必要。
具有壓縮力的材料34較佳的自該層30的下表面向?qū)?0方向延伸大約700埃。于一實(shí)施例中，溝槽36的集合32一直延伸至層40(亦即溝槽36達(dá)到層40的下表面)。于另一實(shí)施例中，溝槽36延伸至該層30的百分的七十五的深度。較佳的，溝槽36具有500至700微米的深度。較佳的，層40、層50以及層30于溝槽36的集合32形成之前已存在于部份20。
較佳的，溝槽36具有500至2000埃的寬度以及數(shù)微米(μm)的長度。溝槽36的集合32得具有錐狀外形。舉例而言，溝槽36具有梯形斷面外形且較窄的部分則系接近層40。柱狀體35的集合33系形成于溝槽32間，柱狀體35較佳的可具有略大于該溝槽36的寬度的寬度。該柱狀體35復(fù)可具有略長于或等于該溝槽36的長度的長度。
請一并參閱圖7與圖l至圖3，部分20的形成系揭露于下。于圖2中，溝槽36的集合32以光微影(photolithographic)程序予以蝕刻。墊氧化物層(pad oxide)以及氮化硅硬屏蔽可用以形成該溝槽36。
可利用作用層(active layer)光微影屏蔽定義出溝槽36。對應(yīng)于層50上的隔離溝槽的該作用層光微影屏蔽的區(qū)域系對應(yīng)于該集成電路晶圓后側(cè)上的溝槽36的部分。
溝槽36較佳為于干式蝕刻程序中選擇性的蝕刻與該層40的材料(二氧化硅)相關(guān)的層30(硅)。溝槽36的集合32系于該集成電路晶圓的層30之后側(cè)中予以蝕刻。此外，該蝕刻程序可達(dá)到層40并停止于層40。亦可利用其它可替代的溝槽形成程序以形成溝槽36。
溝槽36的集合32的形成于層30中留下柱狀體35的集合33。柱狀結(jié)構(gòu)35系于層50與40形成于層30上后予以形成。柱狀結(jié)構(gòu)35的材料較佳的與層30(亦即硅)的材料相同。
請參閱圖3，于制法100中的步驟104中具有壓縮力的材料38填充于溝槽36中(顯示于圖2)。較佳的，具有壓縮力的材料，如包括氮化硅(silicon nitride)的具有壓縮力的材料填充于溝槽36中接著收縮以拉出與該溝槽36對向相連結(jié)的柱狀體35。該具有壓縮力的材料于層40中產(chǎn)生壓縮應(yīng)力并提供張應(yīng)力于其上的層40與50。
材料38可為具有壓縮力的材料或氮化物材料。于一實(shí)施例中，材料38系為等離子體增強(qiáng)化學(xué)氣相沉積氮化硅材料。
材料38可于如等離子體增強(qiáng)化學(xué)氣相沉積或噴濺(sputter)沉積等保形層沉積的程序中予以形成。材料38較佳為具有大于或等于該溝槽36的1半或250至1000埃，或于一較佳實(shí)施例中具有更厚的厚度。于氮化硅的情況中，材料38的沉積參數(shù)系為利用10至1000毫托耳(milliTorr)的壓力、10至1000的射頻功率以及攝氏100至500度的溫度的硅甲烷(SiH4)+氨(NH3)+氮(N2)。較佳的，該材料38于沉積后自然的壓縮。
請參閱圖1，材料38(顯示于圖3中)于制法100的步驟106中予以平整化以留下介于與該溝槽36的集合32相連結(jié)的柱狀結(jié)構(gòu)35的集合33間的材料34。材料38可于化學(xué)機(jī)械研磨程序或其它蝕刻程序中予以平整化。
請參閱圖4，溝槽36的集合32可具有長方形之外形。依據(jù)于圖5中的另一實(shí)施例，包括材料34的溝槽36具有縱橫比(aspect ratio)相對接近于一的正方形或長方形之外形。于另一實(shí)施例中，如圖6中所提供的該材料34的圖案系隨著該層30的側(cè)面與頂面形成一角度。
于一實(shí)施例中，包括材料34的溝槽36的集合系呈現(xiàn)格子餅(Waffle)圖案。如前述伴隨圖1的說明，溝槽36的集合32可包括不同尺寸的溝槽。于層30中的部份溝槽與柱狀結(jié)構(gòu)可依據(jù)設(shè)計標(biāo)準(zhǔn)小于或大于其它的溝槽與柱狀結(jié)構(gòu)。舉例而言，集成電路晶圓為了完整性而于晶圓的某些部份會要求較高的強(qiáng)度并于特定的區(qū)域具有較小的溝槽。此外，于圖4至圖6中所示為溝槽36(材料34)所保留的位置的圖案將依據(jù)柱狀體35的位置而改變。
請參閱圖8，針對額外的壓縮應(yīng)力提供機(jī)械系統(tǒng)予部分20。于此實(shí)施例中，溝槽36可形成凈空或填充有材料34。系統(tǒng)38可為彈簧或彈夾。于一實(shí)施例中，所提供的系統(tǒng)58系作為集成電路封裝建之一部分并用以包覆部分20。
于另一實(shí)施例中，材料38可為低熱阻力的材料以增加由該部分20所產(chǎn)生的熱對流。低熱阻力材料可包括硅及/或金屬。
應(yīng)了解者系用以說明本發(fā)明的實(shí)施例所揭露的詳細(xì)圖標(biāo)、特定實(shí)施例以及具體的數(shù)值僅系作為說明的用。該溝槽與柱狀結(jié)構(gòu)的圖案、形狀以及尺寸并不限定于特定的態(tài)樣。本發(fā)明的方法以及裝置并不限定于所揭露的精確細(xì)節(jié)與條件。在不脫離后續(xù)本發(fā)明的權(quán)利要求書的精神之前提下可就所揭露的細(xì)節(jié)予以變化。
權(quán)利要求
1.一種制造包含應(yīng)變層的集成電路襯底的方法，該方法包括提供基層；于該基層上提供絕緣層；于該絕緣層上提供半導(dǎo)體層；以及于該基層中形成多個柱狀體。
2.如權(quán)利要求1所述的方法，進(jìn)一步包括于與該柱狀體相關(guān)聯(lián)的孔洞中提供具有壓縮力的材料。
3.如權(quán)利要求2所述的方法，進(jìn)一步包括平整化該具有壓縮力的材料直至到達(dá)該基層為止。
4.如權(quán)利要求1、2或3所述的方法，其中該柱狀體具有介于2000至3000埃間的寬度。
5.如權(quán)利要求1、2或3所述的方法，其中該具有壓縮力的材料包括氮化物。
6.一種襯底，包含應(yīng)變層；以及于該應(yīng)變層下且于相對該應(yīng)變層的一側(cè)具有溝槽的基層，該溝槽于應(yīng)變層中誘發(fā)應(yīng)力。
7.如權(quán)利要求6所述的襯底，其中該應(yīng)變層為應(yīng)變硅。
8.如權(quán)利要求6或7所述的襯底，于該溝槽中進(jìn)一步包含具有壓縮力的材料。
9.如權(quán)利要求6或8所述的襯底，進(jìn)一步包含介于該基層與應(yīng)變層間的掩埋氧化物層。
10.一種包括于基層上的應(yīng)變半導(dǎo)體層的替代方法，該襯底由包括下述的方法制造于該基層中蝕刻多個溝槽；以及于該溝槽中提供具有壓縮力的材料。
全文摘要
一種利用應(yīng)變硅(SMOS)襯底(20)的集成電路制造方法。該襯底(20)利用于基層中的溝槽(36)以誘發(fā)層中的應(yīng)力。該襯底可包括硅。該溝槽(36)于主要襯底之后側(cè)或絕緣層上覆半導(dǎo)體晶圓上形成有多個柱狀體(35)。
文檔編號C30B25/18GK1890784SQ200480035815
公開日2007年1月3日 申請日期2004年10月26日 優(yōu)先權(quán)日2003年12月5日
發(fā)明者M·M·佩萊拉, S·S·千 申請人:先進(jìn)微裝置公司