專利名稱：一種邏輯信號同步及合成的方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及逆變器控制技術(shù)領(lǐng)域，特別涉及一種邏輯信號同步及合成的方法同步及合成的方法和系統(tǒng)。
背景技術(shù)：
不間斷電源(UPS, uninter ruptible power system)用于當(dāng)系統(tǒng)斷電時(shí)為系統(tǒng)提供不間斷的電源。UPS主要由整流器、蓄電池、逆變器和靜態(tài)開關(guān)等幾部分組成。為了增大UPS的帶負(fù)載能力，常將多個(gè)逆變器的交流輸出端并聯(lián)在一起為負(fù)載供電。如果其中一個(gè)逆變器或其他模塊故障時(shí)，并聯(lián)的其他正常的模塊可以繼續(xù)工作，從而為負(fù)載供電。由于逆變器是并聯(lián)在一起為負(fù)載供電的，因此需要并聯(lián)的各個(gè)逆變器的行為保持一致。這種行為的一致主要為兩個(gè)方面第一，邏輯行為一致；第二，性能一致。邏輯行為是指各個(gè)模塊在特定工況或輸入條件下，其仲裁或決定的輸出模式，例如，仲裁輸出模式是逆變器供電還是旁路供電、或者逆變器和旁路均不供電。如果有一個(gè)模塊的邏輯行為為逆變器側(cè)供電，而另外模塊的邏輯行為是旁路供電，如果這種不一致的邏輯行為不進(jìn)行協(xié)調(diào)，將會(huì)出現(xiàn)逆變器與旁路(可能為電網(wǎng))直接相連的情況。如果逆變器和旁路的電壓信息不同，則會(huì)損壞逆變器或旁路中的器件，甚至導(dǎo)致系統(tǒng)崩潰或癱瘓。因此，需要對并機(jī)系統(tǒng)中的各個(gè)模塊的邏輯行為進(jìn)行管理，進(jìn)而產(chǎn)生并聯(lián)系統(tǒng)的邏輯信號?，F(xiàn)有技術(shù)中可以通過CAN總線來傳輸邏輯信號，但是CAN總線傳輸邏輯信號受并機(jī)成員數(shù)量的限制。因?yàn)椴⒙?lián)系統(tǒng)的各個(gè)成員的邏輯信號均需要在CAN總線上進(jìn)行更新，這樣當(dāng)并聯(lián)系統(tǒng)的成員數(shù)量較多時(shí)，更新一次需要的時(shí)間也較長，因此，許多需要及時(shí)響應(yīng)的狀態(tài)無法實(shí)現(xiàn)切換。現(xiàn)有技術(shù)中還可以通過硬件傳輸邏輯信號，這樣可以發(fā)揮邏輯信號傳輸可靠，響應(yīng)時(shí)間短的優(yōu)點(diǎn)。但是邏輯信號的硬件涉及到信號同步問題，通常需要復(fù)雜的邏輯可編程門陣列(CPLD或FPGA)來實(shí)現(xiàn)。復(fù)雜的硬件系統(tǒng)造成成本太高。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種邏輯信號同步及合成的方法和系統(tǒng)，既可以保證邏輯信號的實(shí)時(shí)性，又可以降低硬件成本。本發(fā)明提供一種邏輯信號同步及合成的方法，包括以下步驟并聯(lián)系統(tǒng)中的主機(jī)發(fā)送周期中斷信號給所有從機(jī)，以使主機(jī)的周期中斷信號與所有從機(jī)的周期中斷信號同步；當(dāng)并聯(lián)系統(tǒng)中主機(jī)的周期中斷信號和所有從機(jī)的周期中斷信號同步時(shí)，主機(jī)向所有從機(jī)發(fā)送邏輯同步信號，以使主機(jī)和從機(jī)的幀頭同步；當(dāng)主機(jī)和從機(jī)的幀頭同步后，主機(jī)和所有從機(jī)均發(fā)送邏輯串行信號進(jìn)行邏輯與；
所述主機(jī)和從機(jī)接收所述邏輯串行信號的邏輯與的結(jié)果，對所述結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號并進(jìn)行同步。優(yōu)選地，主機(jī)向所有從機(jī)發(fā)送邏輯同步信號，以使主機(jī)和從機(jī)的幀頭同步，具體為主機(jī)向所有從機(jī)發(fā)送預(yù)定中斷周期的邏輯同步信號；當(dāng)邏輯同步信號發(fā)送完畢的下一個(gè)中斷周期中，主機(jī)和所有從機(jī)檢測到邏輯同步信號發(fā)送完畢標(biāo)志；檢測到發(fā)送完畢標(biāo)志的下一個(gè)中斷周期中，主機(jī)和從機(jī)的幀頭同步。優(yōu)選地，所述主機(jī)和所有從機(jī)均發(fā)送邏輯串行信號進(jìn)行邏輯與，具體為所述主機(jī)和所有從機(jī)均發(fā)送邏輯串行信號至自身對應(yīng)的線與芯片或者至自身對應(yīng)的線或芯片； 所述線與芯片或者線或芯片對所有的邏輯串行信號進(jìn)行邏輯與后輸出邏輯與的結(jié)果。優(yōu)選地，當(dāng)并聯(lián)系統(tǒng)中的主機(jī)和從機(jī)均包括主處理器和協(xié)處理器時(shí)，主機(jī)主處理器發(fā)送與所述主機(jī)主處理器的周期中斷信號同步的矩形波信號給主機(jī)協(xié)處理器和所有從機(jī)協(xié)處理器，以使所有協(xié)處理器的周期中斷信號與主機(jī)主處理器的周期中斷信號一致；當(dāng)所有協(xié)處理器的周期中斷信號與主機(jī)主處理器的周期中斷信號一致時(shí)，主機(jī)協(xié)處理器向所有從機(jī)協(xié)處理器發(fā)送邏輯同步信號，以使主機(jī)協(xié)處理器和從機(jī)協(xié)處理器的幀頭同步；當(dāng)主機(jī)協(xié)處理器和從機(jī)協(xié)處理器幀頭同步后，主機(jī)協(xié)處理器和所有從機(jī)協(xié)處理器均發(fā)送邏輯串行信號進(jìn)行邏輯與；所述主機(jī)協(xié)處理器和從機(jī)協(xié)處理器接受所述邏輯串行信號的邏輯與的結(jié)果，對所述結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號進(jìn)行同步。優(yōu)選地，所述主處理器的周期中斷信號為PWM中斷信號或定時(shí)器中斷信號。本發(fā)明還提供一種邏輯信號同步及合成的系統(tǒng)，應(yīng)用于包括主機(jī)、第一邏輯與裝置和至少一個(gè)從機(jī)的并聯(lián)系統(tǒng)；所述主機(jī)，用于向所有從機(jī)發(fā)送周期中斷信號；當(dāng)主機(jī)和從機(jī)的周期中斷信號同步后，還用于向所有從機(jī)發(fā)送邏輯同步信號；當(dāng)主機(jī)和從機(jī)的幀頭同步后，所述主機(jī)用于發(fā)送邏輯串行信號至所述邏輯與裝置；所述從機(jī)，用于根據(jù)所述主機(jī)發(fā)送的周期中斷信號使自身的周期中斷信號與主機(jī)的周期中斷信號同步；根據(jù)所述主機(jī)發(fā)送的邏輯同步信號使自身的幀頭與主機(jī)的幀頭同步；當(dāng)主機(jī)和從機(jī)的幀頭同步后，所述從機(jī)發(fā)送邏輯串行信號至所述第一邏輯與裝置；所述第一邏輯與裝置，用于對接收的所有邏輯串行信號進(jìn)行邏輯與，將邏輯與的結(jié)果發(fā)送給所述主機(jī)和所有從機(jī)；所述主機(jī)和所有從機(jī)均對所述邏輯與的結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號并進(jìn)行同步。優(yōu)選地，所述主機(jī)包括邏輯同步信號發(fā)送單元，用于向所有從機(jī)發(fā)送預(yù)定中斷周期的所述邏輯同步信號。優(yōu)選地，每個(gè)從機(jī)包括邏輯同步信號接收單元、檢測單元和幀頭同步單元；所述邏輯同步信號接收單元，用于接收主機(jī)發(fā)送的邏輯同步信號；
所述檢測單元，用于當(dāng)所述邏輯同步信號發(fā)送完畢的下一個(gè)中斷周期中，用于檢測邏輯同步信號發(fā)送完畢標(biāo)志；所述幀頭同步單元，當(dāng)所述檢測單元檢測到邏輯同步信號發(fā)送完畢標(biāo)志以后，用于將從機(jī)的幀頭與主機(jī)的幀頭同步。優(yōu)選地，所述邏輯與裝置為線與芯片，或者，線或芯片。優(yōu)選地，還包括第二邏輯與裝置；所述主機(jī)和所有從機(jī)均包括主處理器和協(xié)處理器；所述主機(jī)主處理器，用于向主機(jī)協(xié)處理器和所有從機(jī)協(xié)處理器發(fā)送與主機(jī)主處理器的周期中斷信號同步的矩形波信號，以使所有協(xié)處理器的周期中斷信號與主機(jī)主處理器的周期中斷信號一致；所述主機(jī)協(xié)處理器，當(dāng)所有協(xié)處理器周期中斷信號與主機(jī)主處理器的周期中斷信 號一致后，用于向所有從機(jī)協(xié)處理器發(fā)送邏輯同步信號；當(dāng)幀頭同步后，用于向第二邏輯與裝置發(fā)送邏輯串行信號；所述從機(jī)協(xié)處理器，當(dāng)幀頭同步后，用于向第二邏輯與裝置發(fā)送邏輯串行信號；所述第二邏輯與裝置，用于將主機(jī)協(xié)處理器發(fā)送的邏輯串行信號和從機(jī)協(xié)處理器發(fā)送的邏輯串行信號進(jìn)行邏輯與，并將邏輯與的結(jié)果發(fā)送給主機(jī)協(xié)處理器和從機(jī)協(xié)處理器； 所述主機(jī)協(xié)處理器和從機(jī)協(xié)處理器對所述邏輯與的結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號并進(jìn)行同步。優(yōu)選地，所述主處理器的周期中斷信號為PWM中斷信號或定時(shí)器中斷信號。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)本實(shí)施例提供的邏輯信號同步及合成的方法和系統(tǒng)，首先利用主機(jī)的周期中斷信號，將并聯(lián)系統(tǒng)中的所有成員的中斷信號同步，在中斷信號同步下，利用主機(jī)發(fā)送邏輯串行信號給所有從機(jī)進(jìn)行所有成員的幀頭同步，這樣在中斷信號和幀頭同步的前提下，所有成員便可以進(jìn)行邏輯信號的同步收發(fā)，實(shí)現(xiàn)并聯(lián)系統(tǒng)的邏輯信號的同步。由于本發(fā)明提供的邏輯信號同步方法既沒有利用CAN總線，又沒有利用復(fù)雜的硬件可編程邏輯門陣列，而是利用了并聯(lián)系統(tǒng)自身的資源和簡單的線與芯片或者線或芯片實(shí)現(xiàn)了整個(gè)系統(tǒng)的邏輯信號的同步，既能保證系統(tǒng)的實(shí)時(shí)性又能降低成本。


圖I是本發(fā)明提供的不間斷電源中邏輯信號同步及合成的方法實(shí)施例一流程圖；圖2是本發(fā)明提供的并聯(lián)系統(tǒng)的示意圖；圖3是本發(fā)明實(shí)施例一提供的主要信號的波形圖；圖4是本發(fā)明提供的帶有冗余功能的邏輯信號同步的并聯(lián)系統(tǒng)的示意圖；圖5是圖4對應(yīng)的各個(gè)信號的波形圖；圖6是本發(fā)明提供的邏輯信號同步及合成的系統(tǒng)實(shí)施例一示意圖；圖7是本發(fā)明提供的主機(jī)的示意圖；圖8是本發(fā)明提供的從機(jī)的示意圖；圖9是本發(fā)明提供的系統(tǒng)實(shí)施例二示意圖。
具體實(shí)施例方式為了使本領(lǐng)域技術(shù)人員能夠更好地理解和實(shí)施本發(fā)明，下面首先介紹幾個(gè)技術(shù)術(shù)語。并聯(lián)系統(tǒng)，是指多個(gè)成員并聯(lián)在一起的系統(tǒng)，其中有一個(gè)成員為主機(jī)，其他成員為從機(jī)。邏輯信號的冗余是指，并聯(lián)系統(tǒng)中邏輯信號的傳輸有兩路，兩路互為備份，當(dāng)其中
一路出現(xiàn)問題時(shí)，另外一路照常進(jìn)行工作。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。參見圖1，該圖為本發(fā)明提供的不間斷電源中邏輯信號同步及合成的方法實(shí)施例
一流程圖。本實(shí)施例提供的不間斷電源中邏輯信號同步及合成的方法，包括以下步驟SlOl :并聯(lián)系統(tǒng)中的主機(jī)發(fā)送周期中斷信號給所有從機(jī)，以使主機(jī)的周期中斷信號與所有從機(jī)的周期中斷信號同步；一個(gè)并聯(lián)系統(tǒng)中只有一路高頻同步信號，該高頻同步信號由主機(jī)來產(chǎn)生。主機(jī)的高頻同步信號將并聯(lián)系統(tǒng)中所有的周期中斷信號進(jìn)行同步，這樣整個(gè)UPS系統(tǒng)中的周期中斷產(chǎn)生的時(shí)刻就可以保持一致。S102:當(dāng)并聯(lián)系統(tǒng)中主機(jī)的周期中斷信號和所有從機(jī)的周期中斷信號同步時(shí)，主機(jī)向所有從機(jī)發(fā)送邏輯同步信號，以使主機(jī)和從機(jī)的幀頭同步；在一致的周期中斷中，主機(jī)通過發(fā)送邏輯同步信號，使所有從機(jī)的幀頭與自己的幀頭保持一致。為后續(xù)邏輯串行信號的線與或者線或做準(zhǔn)備。S103 :當(dāng)主機(jī)和從機(jī)的幀頭同步后，當(dāng)主機(jī)和從機(jī)的幀頭同步后，主機(jī)和所有從機(jī)均發(fā)送邏輯串行信號進(jìn)行邏輯與；S104:所述主機(jī)和從機(jī)接收所述邏輯串行信號的邏輯與的結(jié)果，對所述結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號。對并聯(lián)系統(tǒng)中的所有成員(主機(jī)和從機(jī))的邏輯串行信號進(jìn)行邏輯“與”，將邏輯“與”的結(jié)果發(fā)送給每個(gè)成員。本實(shí)施例提供的邏輯信號同步及合成方法，首先利用主機(jī)的周期中斷信號，將并聯(lián)系統(tǒng)中的所有成員的中斷信號同步，在中斷信號同步下，利用主機(jī)發(fā)送邏輯串行信號給所有從機(jī)進(jìn)行所有成員的幀頭同步，這樣在中斷信號和幀頭同步的前提下，所有成員便可以進(jìn)行邏輯信號的同步收發(fā)，實(shí)現(xiàn)并聯(lián)系統(tǒng)的邏輯信號的同步。由于本發(fā)明提供的邏輯信號同步方法既沒有利用CAN總線，又沒有利用復(fù)雜的硬件可編程邏輯門陣列，而是利用了并聯(lián)系統(tǒng)自身的資源和簡單的線與芯片或者線或芯片實(shí)現(xiàn)了整個(gè)系統(tǒng)的邏輯信號的同步，既能保證系統(tǒng)的實(shí)時(shí)性又能降低成本。下面結(jié)合圖2和圖3對本發(fā)明的邏輯信號同步及合成方法進(jìn)行詳細(xì)的介紹。參見圖2，該圖為本發(fā)明提供的并聯(lián)系統(tǒng)的示意圖。圖2中以并聯(lián)系統(tǒng)中包括三個(gè)成員，分別為主機(jī)A、第一從機(jī)B和第二從機(jī)C為例進(jìn)行介紹。
可以理解的是，并聯(lián)系統(tǒng)中可以包括一個(gè)主機(jī)和至少一個(gè)從機(jī)，在本發(fā)明中不具體限定并聯(lián)系統(tǒng)中的成員個(gè)數(shù)，其他多個(gè)從機(jī)和工作原理與一個(gè)從機(jī)的工作原理相同，在此不一一列舉。每個(gè)成員對應(yīng)一個(gè)控制器，分別為主機(jī)控制器Al、第一從機(jī)控制器BI和第二從機(jī)控制器B2。本實(shí)施例中應(yīng)用每個(gè)成員的三個(gè)IO 口，其中主機(jī)A的SYN-M-I用于發(fā)送邏輯同步信號，第一從機(jī)B的SYN-Sl-I和第二從機(jī)C的SYN-S2-1 口用于接收主機(jī)A的SYN-M-I發(fā)送的邏輯同步信號。其中，主機(jī)A的0UT-M-1、第一從機(jī)B的0UT_S1_1、第二從機(jī)C的0UT_S2_1均用于發(fā)送邏輯串行信號。 本實(shí)施例中，所述主機(jī)和所有從機(jī)均發(fā)送邏輯串行信號進(jìn)行邏輯與，具體為所述主機(jī)和所有從機(jī)均發(fā)送邏輯串行信號至自身對應(yīng)的線與芯片或者至自身對應(yīng)的線或芯片；所述線與芯片或者線或芯片對所述邏輯串行信號進(jìn)行邏輯與后輸出邏輯與的結(jié)果。如圖2所示，每個(gè)成員對應(yīng)一個(gè)線與芯片。所有線與芯片的S_H連接在一起，所有線與芯片的S_L連接在一起。所有線與芯片能夠?qū)⒏鱾€(gè)線與芯片的TX接收的信號進(jìn)行邏輯與，然后將邏輯與的結(jié)果通過各自的RX輸出。主機(jī)線與芯片A2的TX、RX分別連接主機(jī)A的0UT_M_1、IN-M-I ；第一從機(jī)線與芯片B2的TX、RX分別連接第一從機(jī)B的0UT-S1-1、IN-Sl-I ；第二從機(jī)線與芯片C2的TX、RX分別連接第二從機(jī)C的0UT-S2-1、IN-S2-1 ；第一從機(jī)B的SYN-Sl-I和第二從機(jī)C的SYN_S2_1均連接主機(jī)A的SYN_M_1?？梢岳斫獾氖?，邏輯與的結(jié)果也可以通過線或芯片來實(shí)現(xiàn)。下面結(jié)合主要信號的波形圖來分析本發(fā)明是如何實(shí)現(xiàn)邏輯信號的同步的。參見圖3，該圖為本發(fā)明實(shí)施例一提供的主要信號的波形圖。本實(shí)施例中主機(jī)向所有從機(jī)發(fā)送邏輯同步信號，以使主機(jī)和從機(jī)的幀頭同步，具體為主機(jī)向所有從機(jī)發(fā)送預(yù)定中斷周期的邏輯同步信號；其中預(yù)定中斷周期可以根據(jù)需要設(shè)定，例如預(yù)定中斷周期為四個(gè)或五個(gè)均可。當(dāng)邏輯同步信號發(fā)送完畢的下一個(gè)中斷周期中，主機(jī)和所有從機(jī)檢測到邏輯同步信號發(fā)送完畢標(biāo)志；檢測到發(fā)送完畢標(biāo)志的下一個(gè)中斷周期中，主機(jī)和從機(jī)的幀頭同步。其中，主機(jī)和所有從機(jī)檢測到邏輯同步信號發(fā)送完畢標(biāo)志是通過軟件程序來實(shí)現(xiàn)的。下面結(jié)合圖3來具體介紹邏輯信號的同步。圖3中僅以主機(jī)和第一從機(jī)來介紹。其中EPWM是主機(jī)發(fā)送的高頻同步信號，EPWM作為周期中斷信號給所有從機(jī)，以使主機(jī)的周期中斷信號與所有從機(jī)的周期中斷信號同步。本實(shí)施例中EPWM是三角波脈沖信號，也可以為其他脈沖信號,例如方波信號,用于產(chǎn)生定時(shí)中斷。首先，主機(jī)向從機(jī)發(fā)送的邏輯同步信號SYN-M為兩個(gè)中斷周期(tl和t2)的高電平的，然后是兩個(gè)中斷周期(t3和t4)的低電平?？梢岳斫獾氖侵鳈C(jī)的SYN-M具體發(fā)送高電平還是低電平，以及高電平和低電平的中斷周期個(gè)數(shù)可以根據(jù)需要設(shè)定，在此僅舉例說明，不做具體限定。然后，主機(jī)的SYN-M保持一個(gè)中斷周期(t5)的低電平不變，該低電平表示邏輯同步信號發(fā)送完畢標(biāo)志。此時(shí)，主機(jī)和從機(jī)保持幀頭同步。從確認(rèn)幀頭同步的下一個(gè)中斷周期(t6)開始主機(jī)和從機(jī)開始發(fā)送邏輯串行信號。如圖3所示，t6內(nèi)，0UT-S1-1和0UT_M_1均是低電平，因此，IN_M_1和IN_S1_1也是低電平。t7內(nèi)，0UT-S1-1和0UT-M-1均是高電平，因此，IN-M-I和IN-Sl-I均是高電平。t8內(nèi)，0UT-S1-1和0UT-M-1均是低電平，因此，IN-M-I和IN-Sl-I均是低電平。需要說明的是，以上實(shí)施例提供的是在并聯(lián)系統(tǒng)中主機(jī)和從機(jī)進(jìn)行邏輯信號同步及合成的方法，另外，本方法還可以進(jìn)行邏輯信號同步的冗余。即在圖2的基礎(chǔ)上，另外再有一套與圖2完全相同的結(jié)構(gòu)即可，目前圖2中利用了主機(jī)的三個(gè)IO 口、從機(jī)的三個(gè)IO 口，同理可以增加一倍IO 口，實(shí)現(xiàn)冗余。當(dāng)邏輯信號同步的這套系統(tǒng)出現(xiàn)故障時(shí)，可以利用冗余的另一套進(jìn)行邏輯信號同步，其工作原理與圖3中的相同，在此不再贅述。下面介紹當(dāng)并聯(lián)系統(tǒng)中的主機(jī)和從機(jī)均具有協(xié)處理器時(shí)，利用主處理器和協(xié)處理器分別來實(shí)現(xiàn)冗余的兩套控制的方法。當(dāng)并聯(lián)系統(tǒng)中的主機(jī)和從機(jī)均包括主處理器和協(xié)處理器時(shí)，主機(jī)主處理器發(fā)送與所述主機(jī)主處理器的周期中斷信號同步的矩形波信號給主機(jī)協(xié)處理器和所有從機(jī)協(xié)處理器，以使所有從機(jī)協(xié)處理器的周期中斷信號與主機(jī)主處理器的周期中斷信號一致；主機(jī)主處理器發(fā)送矩形波信號給所有從機(jī)協(xié)處理器的同時(shí)，發(fā)送給主機(jī)協(xié)處理器，這樣便可以保證所有協(xié)處理器(包括主機(jī)協(xié)處理器和從機(jī)協(xié)處理器)的周期中斷信號與主機(jī)主處理器的周期中斷信號均保持同步。當(dāng)所有協(xié)處理器的周期中斷信號與主機(jī)主處理器的周期中斷信號一致時(shí)，主機(jī)協(xié)處理器向所有從機(jī)協(xié)處理器發(fā)送邏輯同步信號，以使主機(jī)協(xié)處理器和從機(jī)協(xié)處理器的幀頭同步；當(dāng)主機(jī)協(xié)處理器和從機(jī)協(xié)處理器幀頭同步后，主機(jī)協(xié)處理器和所有從機(jī)協(xié)處理器均發(fā)送邏輯串行信號進(jìn)行邏輯與；所述主機(jī)協(xié)處理器和從機(jī)協(xié)處理器接受所述邏輯串行信號的邏輯與的結(jié)果，對所述結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號。需要說明的是，主機(jī)主處理器發(fā)送給所有協(xié)處理器的矩形波信號還有一個(gè)作用是為了啟動(dòng)協(xié)處理器進(jìn)行工作，例如協(xié)處理器的幀頭同步、發(fā)送邏輯同步信號、發(fā)送邏輯串行信號等。所有協(xié)處理器的周期中斷信號體現(xiàn)為所有協(xié)處理器進(jìn)行這些具體工作的時(shí)序，是為了描述方便虛擬出來的時(shí)序信號。具體可以參見圖4，該圖為本發(fā)明提供的帶有冗余功能的邏輯信號同步的并聯(lián)系統(tǒng)的示意圖。由于圖3已經(jīng)詳細(xì)介紹了一套邏輯信號同步的工作原理，下面僅介紹利用并聯(lián)系、統(tǒng)中每個(gè)成員的協(xié)處理器完成的邏輯信號同步的部分。下面繼續(xù)以一個(gè)主機(jī)和兩個(gè)從機(jī)為例進(jìn)行介紹。由于該冗余方法要求主機(jī)和從機(jī)均具有主處理器和協(xié)處理器，因此，為了區(qū)別，分別稱為主機(jī)主處理器和主機(jī)協(xié)處理器、從機(jī)主處理器和從機(jī)協(xié)處理器。由于主機(jī)主處理器和從機(jī)主處理器實(shí)現(xiàn)邏輯信號同步的過程結(jié)合圖3進(jìn)行了詳細(xì)的介紹，在此不再贅述，僅介紹協(xié)處理器進(jìn)行邏輯信號冗余的部分。主機(jī)A的主處理器發(fā)送與所述主機(jī)A的主處理器的周期中斷信號同步的矩形波信號CLA-SYN-M給主機(jī)A的協(xié)處理器和第一從機(jī)B的協(xié)處理器以及第二從機(jī)C的協(xié)處理器，以使主機(jī)A的協(xié)處理器、第一從機(jī)B的協(xié)處理器和第二從機(jī)C的協(xié)處理器的周期中斷信號均與主機(jī)A的主處理器的周期中斷信號一致；當(dāng)主機(jī)A的協(xié)處理器的周期中斷信號、第一從機(jī)B和第二從機(jī)C的協(xié)處理器的周期中斷信號均與主機(jī)A的主處理器的周期中斷信號一致時(shí)，主機(jī)A的協(xié)處理器向第一從機(jī) B和第二從機(jī)C的協(xié)處理器分別發(fā)送邏輯同步信號SYN-M-2，以使主機(jī)A的協(xié)處理器和第一從機(jī)B和第二從機(jī)C的協(xié)處理器的幀頭同步；當(dāng)?shù)谝粡臋C(jī)B和第二從機(jī)C協(xié)處理器和主機(jī)A的協(xié)處理器幀頭同步后，主機(jī)A的協(xié)處理器向主機(jī)第一線與芯片A3發(fā)送邏輯串行信號0UT-M-2 ;第一從機(jī)B的協(xié)處理器向第一從機(jī)第一線與芯片B3發(fā)送邏輯串行信號0UT-S1-2 ;第二從機(jī)C的協(xié)處理器向第二從機(jī)第一線與芯片C3發(fā)送邏輯串行信號0UT-S2-2。A3、B3和C3將0UT-M-2、OUT-SI-2和0UT-S2-2進(jìn)行邏輯與，A3將邏輯與的結(jié)果發(fā)送給A的IN-M-2 ；B3將邏輯與的結(jié)果發(fā)送給B的IN-SI-2 ；C3將邏輯與的結(jié)果發(fā)送給C的 IN-S2-2。A的協(xié)處理器和B、C的協(xié)處理器對邏輯與的結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號進(jìn)行同步。本實(shí)施例中，并聯(lián)系統(tǒng)中的各個(gè)成員之間的邏輯信號同步是通過主處理器進(jìn)行一套同步，同時(shí)協(xié)處理器進(jìn)行一套同步，這樣兩套同步構(gòu)成冗余，當(dāng)其中一套出現(xiàn)故障時(shí)，使用另一套實(shí)現(xiàn)同步。參見圖5，該圖為圖4對應(yīng)的各個(gè)信號的波形圖。需要說明的是，圖5與圖3的區(qū)別是增加了矩形波信號CLA-SYN-M，其他信號與圖3中的信號的作用相同，在此不再贅述。矩形波信號CLA-SYN-M的作用是為了實(shí)現(xiàn)A的協(xié)處理器、A的主處理器、B的協(xié)處理器和C的協(xié)處理器的周期中斷信號保持同步。本發(fā)明實(shí)施例提供的邏輯信號同步方法，不僅對并聯(lián)系統(tǒng)中的各個(gè)成員之間進(jìn)行了邏輯信號的同步，而且，還對邏輯信號同步的過程進(jìn)行冗余，這樣可以更有效地保證各個(gè)成員之間的邏輯信號保持同步?；谏鲜鲞壿嬓盘柾郊昂铣傻姆椒ǎ景l(fā)明還提供了邏輯信號同步及合成的系統(tǒng)，下面結(jié)合具體實(shí)施例來詳細(xì)說明其組成部分。參見圖6，該圖為本發(fā)明提供的邏輯信號同步及合成的系統(tǒng)實(shí)施例一示意圖。本發(fā)明提供的邏輯信號同步及合成的系統(tǒng)，應(yīng)用于包括主機(jī)A、第一邏輯與裝置D和至少一個(gè)從機(jī)的并聯(lián)系統(tǒng)；
本實(shí)施例中以一個(gè)主機(jī)A、兩個(gè)從機(jī)(第一從機(jī)B和第二從機(jī)C)為例進(jìn)行介紹。所述主機(jī)A，用于向所有從機(jī)(第一從機(jī)B和第二從機(jī)C)發(fā)送周期中斷信號；當(dāng)主機(jī)和從機(jī)的周期中斷信號同步后，還用于向所有從機(jī)發(fā)送邏輯同步信號；當(dāng)主機(jī)和從機(jī)的幀頭同步后，所述主機(jī)用于發(fā)送邏輯串行信號至所述第一邏輯與裝置D ；所述從機(jī)(第一從機(jī)B和第二從機(jī)C)，用于根據(jù)所述主機(jī)發(fā)送的周期中斷信號使自身的周期中斷信號與主機(jī)的周期中斷信號同步；根據(jù)所述主機(jī)發(fā)送的邏輯同步信號使自身的幀頭與主機(jī)的幀頭同步；當(dāng)主機(jī)和從機(jī)的幀頭同步后，所述從機(jī)發(fā)送邏輯串行信號至所述第一邏輯與裝置D ； 所述第一邏輯與裝置D，用于對接收的所有邏輯串行信號進(jìn)行邏輯與，將邏輯與的結(jié)果發(fā)送給所述主機(jī)和所有從機(jī)；需要說明的是，所述第一邏輯與裝置D可以由線與芯片，或者，線或芯片來實(shí)現(xiàn)。當(dāng)所述第一邏輯與裝置D為線與芯片時(shí)，具體為與并聯(lián)系統(tǒng)中的成員個(gè)數(shù)相同的線與芯片，例如在圖6所示的并聯(lián)系統(tǒng)中，包括一個(gè)主機(jī)和兩個(gè)從機(jī)(共三個(gè)成員)，則對應(yīng)的第一邏輯與裝置為三個(gè)線與芯片，用于分別與每個(gè)成員對應(yīng)。所述主機(jī)A和所有從機(jī)(第一從機(jī)B和第二從機(jī)C)均對所述邏輯與的結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號并進(jìn)行同步。該并聯(lián)系統(tǒng)可以為不間斷電源中的多個(gè)并聯(lián)的逆變器。本實(shí)施例提供的邏輯信號同步及合成的系統(tǒng)，首先利用主機(jī)A的周期中斷信號，將并聯(lián)系統(tǒng)中的所有成員的中斷信號同步，在中斷信號同步下，利用主機(jī)發(fā)送邏輯串行信號給所有從機(jī)進(jìn)行所有成員的幀頭同步，這樣在中斷信號和幀頭同步的前提下，所有成員便可以進(jìn)行邏輯信號的同步收發(fā)，實(shí)現(xiàn)并聯(lián)系統(tǒng)的邏輯信號的同步。由于本發(fā)明提供的邏輯信號同步方法既沒有利用CAN總線，又沒有利用復(fù)雜的硬件可編程邏輯門陣列，而是利用了并聯(lián)系統(tǒng)自身的資源和簡單的線與芯片或者線或芯片實(shí)現(xiàn)了整個(gè)系統(tǒng)的邏輯信號的同步，既能保證系統(tǒng)的實(shí)時(shí)性又能降低成本。需要說明的是，本實(shí)施例提供的系統(tǒng)可以進(jìn)行邏輯信號同步的冗余，只需要再添加對應(yīng)的邏輯與裝置即可，冗余的實(shí)現(xiàn)可以有兩種，一種是以圖2中的結(jié)構(gòu)為基礎(chǔ)再添加同樣的信號即可，另一種是當(dāng)并聯(lián)系統(tǒng)中的每個(gè)成員具有主處理器和協(xié)處理器時(shí)，由主處理器完成一套，由協(xié)處理器完成一套，兩套形成冗余，如圖4所示。參見圖7，該圖為本發(fā)明提供的主機(jī)的示意圖。本實(shí)施例提供的主機(jī)包括周期中斷信號發(fā)送單元701、邏輯同步信號發(fā)送單元702、邏輯串行信號發(fā)送單元703、邏輯與結(jié)果接收單元704。邏輯同步信號發(fā)送單元702，用于向所有從機(jī)發(fā)送預(yù)定中斷周期的所述邏輯同步信號。邏輯串行信號發(fā)送單元703，用于向邏輯與裝置發(fā)送邏輯串行信號。邏輯與結(jié)果接收單元704，用于接收邏輯與裝置發(fā)送的邏輯與結(jié)果。參見圖8，該圖為本發(fā)明提供的從機(jī)的示意圖。每個(gè)從機(jī)包括邏輯同步信號接收單元801、檢測單元802和幀頭同步單元803 ；檢測單元802，用于當(dāng)所述邏輯同步信號發(fā)送完畢的下一個(gè)中斷周期中，用于檢測到邏輯同步信號發(fā)送完畢標(biāo)志；
幀頭同步單元803，當(dāng)所述檢測單元檢測到邏輯同步信號發(fā)送完畢標(biāo)志以后，用于將從機(jī)的幀頭與主機(jī)的幀頭同步。下面介紹該系統(tǒng)中對于邏輯同步信號進(jìn)行冗余的工作原理。需要說明的是，以圖6所示的系統(tǒng)也可以實(shí)現(xiàn)邏輯同步信號的冗余，只是主機(jī)和從機(jī)目前的信號均發(fā)送兩套即可，只需要再增加一個(gè)邏輯與裝置。這種情況不再具體贅述，其工作原理與圖6所示的相同。下面僅介紹利用系統(tǒng)中每個(gè)成員的主處理器和協(xié)處理器分別來完成一套邏輯信號同步，當(dāng)其中一套出現(xiàn)故障時(shí)，切換到另一套工作。參見圖9，該圖為本發(fā)明提供的系統(tǒng)實(shí)施例二示意圖。本實(shí)施例中還是以一個(gè)主機(jī)和兩個(gè)從機(jī)為例進(jìn)行介紹。所述主機(jī)和所有從機(jī)均包括主處理器和協(xié)處理器；
主機(jī)的主處理器All，用于向主機(jī)協(xié)處理器A12和所有從機(jī)協(xié)處理器(第一從機(jī)協(xié)處理器B12和第二從機(jī)協(xié)處理器C12)發(fā)送與主機(jī)主處理器All的周期中斷信號同步的矩形波信號，以使所有協(xié)處理器的周期中斷信號與主機(jī)主處理器All的周期中斷信號一致；由于主機(jī)主處理器All發(fā)送的矩形波信號發(fā)送給所有從機(jī)協(xié)處理器的同時(shí)，發(fā)送給主機(jī)自己的協(xié)處理器，這樣便可以保證所有協(xié)處理器的周期中斷信號與主機(jī)主處理器的周期中斷信號均保持同步。因此，矩形波信號的作用是為了實(shí)現(xiàn)主機(jī)協(xié)處理器A12、主機(jī)主處理器All和從機(jī)協(xié)處理器的周期中斷信號均保持同步。主機(jī)協(xié)處理器A12向所有從機(jī)協(xié)處理器(第一從機(jī)協(xié)處理器B12和第二從機(jī)協(xié)處理器C12)發(fā)送邏輯同步信號，以使主機(jī)協(xié)處理器A12和從機(jī)協(xié)處理器(第一從機(jī)協(xié)處理器B12和第二從機(jī)協(xié)處理器C12)的幀頭同步；當(dāng)主機(jī)協(xié)處理器A12和從機(jī)協(xié)處理器(第一從機(jī)協(xié)處理器B12和第二從機(jī)協(xié)處理器C12)幀頭同步后，主機(jī)協(xié)處理器A12和所有從機(jī)協(xié)處理器(第一從機(jī)協(xié)處理器B12和第二從機(jī)協(xié)處理器C12)均發(fā)送邏輯串行信號至第二邏輯與裝置E ；所述第二邏輯與裝置E，用于將主機(jī)協(xié)處理器A12發(fā)送的邏輯串行信號和從機(jī)協(xié)處理器(第一從機(jī)協(xié)處理器B12和第二從機(jī)協(xié)處理器C12)發(fā)送的邏輯串行信號進(jìn)行邏輯與，并將邏輯與的結(jié)果發(fā)送給主機(jī)協(xié)處理器A12和從機(jī)協(xié)處理器(第一從機(jī)協(xié)處理器B12和第二從機(jī)協(xié)處理器C12)；所述主機(jī)協(xié)處理器A12和從機(jī)協(xié)處理器(第一從機(jī)協(xié)處理器B12和第二從機(jī)協(xié)處理器C12)接受所述邏輯串行信號的邏輯與的結(jié)果，對所述結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號并進(jìn)行同步。需要說明的是，所述主處理器的周期中斷信號為PWM中斷信號或定時(shí)器中斷信號。在本實(shí)施例中，各個(gè)協(xié)處理器完成一套邏輯信號同步，各個(gè)主處理器完成一套邏輯信號同步，兩套構(gòu)成邏輯信號同步的冗余。其中主機(jī)主處理器All、第一從機(jī)主處理器Bll和第二從機(jī)主處理器Cll的工作原理與圖6中所示架構(gòu)的工作原理相同，在此不再贅述。需要說明的是，第二邏輯與裝置E也可以為與主機(jī)和從機(jī)一一對應(yīng)的線與芯片或者線或芯片。
本實(shí)施例提供的系統(tǒng)，不但可以完成并聯(lián)系統(tǒng)中主機(jī)和各個(gè)從機(jī)的邏輯信號的同步，而且可以完成邏輯信號同步的冗余。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容 ，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種邏輯信號同步及合成的方法，其特征在于，包括以下步驟 并聯(lián)系統(tǒng)中的主機(jī)發(fā)送周期中斷信號給所有從機(jī)，以使主機(jī)的周期中斷信號與所有從機(jī)的周期中斷信號同步； 當(dāng)并聯(lián)系統(tǒng)中主機(jī)的周期中斷信號和所有從機(jī)的周期中斷信號同步時(shí)，主機(jī)向所有從機(jī)發(fā)送邏輯同步信號，以使主 機(jī)和從機(jī)的幀頭同步； 當(dāng)主機(jī)和從機(jī)的幀頭同步后，主機(jī)和所有從機(jī)均發(fā)送邏輯串行信號進(jìn)行邏輯與；所述主機(jī)和從機(jī)接收所述邏輯串行信號的邏輯與的結(jié)果，對所述結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號并進(jìn)行同步。
2.根據(jù)權(quán)利要求I所述的方法，其特征在于，主機(jī)向所有從機(jī)發(fā)送邏輯同步信號，以使主機(jī)和從機(jī)的幀頭同步,具體為 主機(jī)向所有從機(jī)發(fā)送預(yù)定中斷周期的邏輯同步信號；當(dāng)邏輯同步信號發(fā)送完畢的下一個(gè)中斷周期中，主機(jī)和所有從機(jī)檢測到邏輯同步信號發(fā)送完畢標(biāo)志；檢測到發(fā)送完畢標(biāo)志的下一個(gè)中斷周期中，主機(jī)和從機(jī)的幀頭同步。
3.根據(jù)權(quán)利要求I或2所述的方法，其特征在于，所述主機(jī)和所有從機(jī)均發(fā)送邏輯串行信號進(jìn)行邏輯與，具體為 所述主機(jī)和所有從機(jī)均發(fā)送邏輯串行信號至自身對應(yīng)的線與芯片或者至自身對應(yīng)的線或芯片； 所述線與芯片或者線或芯片對所有的邏輯串行信號進(jìn)行邏輯與后輸出邏輯與的結(jié)果。
4.根據(jù)權(quán)利要求I所述的方法,其特征在于，當(dāng)并聯(lián)系統(tǒng)中的主機(jī)和從機(jī)均包括主處理器和協(xié)處理器時(shí)，主機(jī)主處理器發(fā)送與所述主機(jī)主處理器的周期中斷信號同步的矩形波信號給主機(jī)協(xié)處理器和所有從機(jī)協(xié)處理器，以使所有協(xié)處理器的周期中斷信號與主機(jī)主處理器的周期中斷信號一致； 當(dāng)所有協(xié)處理器的周期中斷信號與主機(jī)主處理器的周期中斷信號一致時(shí)，主機(jī)協(xié)處理器向所有從機(jī)協(xié)處理器發(fā)送邏輯同步信號，以使主機(jī)協(xié)處理器和從機(jī)協(xié)處理器的幀頭同I K少; 當(dāng)主機(jī)協(xié)處理器和從機(jī)協(xié)處理器幀頭同步后，主機(jī)協(xié)處理器和所有從機(jī)協(xié)處理器均發(fā)送邏輯串行信號進(jìn)行邏輯與； 所述主機(jī)協(xié)處理器和從機(jī)協(xié)處理器接受所述邏輯串行信號的邏輯與的結(jié)果，對所述結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號進(jìn)行同步。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述主處理器的周期中斷信號為PWM中斷信號或定時(shí)器中斷信號。
6.一種邏輯信號同步及合成的系統(tǒng)，其特征在于，應(yīng)用于包括主機(jī)、第一邏輯與裝置和至少一個(gè)從機(jī)的并聯(lián)系統(tǒng)； 所述主機(jī)，用于向所有從機(jī)發(fā)送周期中斷信號；當(dāng)主機(jī)和從機(jī)的周期中斷信號同步后，還用于向所有從機(jī)發(fā)送邏輯同步信號；當(dāng)主機(jī)和從機(jī)的幀頭同步后，所述主機(jī)用于發(fā)送邏輯串行信號至所述邏輯與裝置； 所述從機(jī)，用于根據(jù)所述主機(jī)發(fā)送的周期中斷信號使自身的周期中斷信號與主機(jī)的周期中斷信號同步；根據(jù)所述主機(jī)發(fā)送的邏輯同步信號使自身的幀頭與主機(jī)的幀頭同步；當(dāng)主機(jī)和從機(jī)的幀頭同步后，所述從機(jī)發(fā)送邏輯串行信號至所述第一邏輯與裝置；所述第一邏輯與裝置，用于對接收的所有邏輯串行信號進(jìn)行邏輯與，將邏輯與的結(jié)果發(fā)送給所述主機(jī)和所有從機(jī)； 所述主機(jī)和所有從機(jī)均對所述邏輯與的結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號并進(jìn)行同步。
7.根據(jù)權(quán)利要求6所述的系統(tǒng)，其特征在于，所述主機(jī)包括邏輯同步信號發(fā)送單元，用于向所有從機(jī)發(fā)送預(yù)定中斷周期的所述邏輯同步信號。
8.根據(jù)權(quán)利要求7所述的系統(tǒng)，其特征在于，每個(gè)從機(jī)包括邏輯同步信號接收單元、檢測單元和幀頭同步單元； 所述邏輯同步信號接收單元，用于接收主機(jī)發(fā)送的邏輯同步信號； 所述檢測單元，用于當(dāng)所述邏輯同步信號發(fā)送完畢的下一個(gè)中斷周期中，用于檢測邏 輯同步信號發(fā)送完畢標(biāo)志； 所述幀頭同步單元，當(dāng)所述檢測單元檢測到邏輯同步信號發(fā)送完畢標(biāo)志以后，用于將從機(jī)的幀頭與主機(jī)的幀頭同步。
9.根據(jù)權(quán)利要求6所述的系統(tǒng)，其特征在于，所述邏輯與裝置為線與芯片，或者，線或芯片。
10.根據(jù)權(quán)利要求6所述的系統(tǒng)，其特征在于，還包括第二邏輯與裝置；所述主機(jī)和所有從機(jī)均包括主處理器和協(xié)處理器； 所述主機(jī)主處理器，用于向主機(jī)協(xié)處理器和所有從機(jī)協(xié)處理器發(fā)送與主機(jī)主處理器的周期中斷信號同步的矩形波信號，以使所有協(xié)處理器的周期中斷信號與主機(jī)主處理器的周期中斷信號一致； 所述主機(jī)協(xié)處理器，當(dāng)所有協(xié)處理器周期中斷信號與主機(jī)主處理器的周期中斷信號一致后，用于向所有從機(jī)協(xié)處理器發(fā)送邏輯同步信號；當(dāng)幀頭同步后，用于向第二邏輯與裝置發(fā)送邏輯串行信號； 所述從機(jī)協(xié)處理器，當(dāng)幀頭同步后，用于向第二邏輯與裝置發(fā)送邏輯串行信號； 所述第二邏輯與裝置，用于將主機(jī)協(xié)處理器發(fā)送的邏輯串行信號和從機(jī)協(xié)處理器發(fā)送的邏輯串行信號進(jìn)行邏輯與，并將邏輯與的結(jié)果發(fā)送給主機(jī)協(xié)處理器和從機(jī)協(xié)處理器；所述主機(jī)協(xié)處理器和從機(jī)協(xié)處理器對所述邏輯與的結(jié)果進(jìn)行邏輯分析，獲得并聯(lián)系統(tǒng)的綜合邏輯信號并進(jìn)行同步。
11.根據(jù)權(quán)利要求10所述的系統(tǒng)，其特征在于，所述主處理器的周期中斷信號為PWM中斷信號或定時(shí)器中斷信號。
全文摘要
本發(fā)明提供一種邏輯信號同步及合成的方法和系統(tǒng)，方法包括首先利用主機(jī)的周期中斷信號，將并聯(lián)系統(tǒng)中的所有成員的中斷信號同步，在中斷信號同步下，利用主機(jī)發(fā)送邏輯串行信號給所有從機(jī)進(jìn)行所有成員的幀頭同步，這樣在中斷信號和幀頭同步的前提下，所有成員便可以進(jìn)行邏輯信號的同步收發(fā)，實(shí)現(xiàn)并聯(lián)系統(tǒng)的邏輯信號的同步。由于本發(fā)明提供的邏輯信號同步方法既沒有利用CAN總線，又沒有利用復(fù)雜的硬件可編程邏輯門陣列，而是利用了并聯(lián)系統(tǒng)自身的資源和簡單的線與芯片或者線或芯片實(shí)現(xiàn)了整個(gè)系統(tǒng)的邏輯信號的同步，既能保證系統(tǒng)的實(shí)時(shí)性又能降低成本。
文檔編號H04L7/00GK102739385SQ20111008208
公開日2012年10月17日 申請日期2011年3月31日 優(yōu)先權(quán)日2011年3月31日
發(fā)明者李德軍 申請人:力博特公司