專利名稱：信號(hào)傳送方法、系統(tǒng)、邏輯電路及液晶驅(qū)動(dòng)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明，涉及在2個(gè)邏輯電路之間從一方向另一方傳送與時(shí)鐘信號(hào)同步的邏輯數(shù)據(jù)(數(shù)字信號(hào))的信號(hào)傳送方法、信號(hào)傳送系統(tǒng)、邏輯電路、及采用了它們的液晶驅(qū)動(dòng)裝置。
其該例中，從發(fā)送側(cè)LSI(Large Scale Integrated Circuit大規(guī)模集成電路)100通過各自的傳送線路向接收側(cè)LSI101傳送時(shí)鐘信號(hào)和作為與該時(shí)鐘信號(hào)同步的邏輯數(shù)據(jù)的數(shù)據(jù)信號(hào)。在圖20中，示出所傳送的數(shù)據(jù)信號(hào)及時(shí)鐘信號(hào)各為1個(gè)的情況，但也有時(shí)鐘信號(hào)及數(shù)據(jù)信號(hào)為多個(gè)的情況。
無論在什么情況下，在該結(jié)構(gòu)中都是從發(fā)送側(cè)LSI100使用時(shí)鐘信號(hào)用傳送線路傳送時(shí)鐘信號(hào)并使用數(shù)據(jù)信號(hào)用傳送線路傳送數(shù)據(jù)信號(hào)。
在接收側(cè)LSI101，備有用于鎖存與時(shí)鐘信號(hào)同步的數(shù)據(jù)信號(hào)的鎖存電路102，并取入由該鎖存電路102接收到的數(shù)據(jù)信號(hào)。這種技術(shù)，作為眾所周知的技術(shù)廣泛應(yīng)用于多種邏輯電路。
另外，在圖21中示出從一方向另一方傳送與時(shí)鐘信號(hào)同步的數(shù)據(jù)信號(hào)的另一現(xiàn)有技術(shù)例。
其中，從發(fā)送側(cè)LSI103僅向接收側(cè)LSI104傳送數(shù)據(jù)信號(hào)。接收側(cè)LSI104，內(nèi)裝PLL(Phase Locked Loop鎖相環(huán))電路105，并由該P(yáng)LL電路105自身根據(jù)數(shù)據(jù)信號(hào)產(chǎn)生時(shí)鐘信號(hào)。
PLL電路105，由邊沿檢測電路106、相位比較電路107及電壓控制振蕩電路108構(gòu)成。由電壓控制振蕩電路108自身產(chǎn)生一定周期的時(shí)鐘信號(hào)，并將該時(shí)鐘信號(hào)的邊沿(上升邊或下降邊)及由邊沿檢測電路106檢測出的接收數(shù)據(jù)信號(hào)的邊沿(變化點(diǎn))輸入到相位比較電路107，進(jìn)行時(shí)序檢查。接著，根據(jù)該檢查結(jié)果用電壓值控制電壓控制振蕩電路108的頻率，并生成與接收到的數(shù)據(jù)信號(hào)的邊沿同步的時(shí)鐘信號(hào)。在這之后，與圖20的電路相同，由鎖存電路102根據(jù)自身生成的時(shí)鐘信號(hào)鎖存數(shù)據(jù)信號(hào)。這種技術(shù)，作為眾所周知的技術(shù)廣泛應(yīng)用于多種邏輯電路。
但是，在圖20所示的從發(fā)送側(cè)LSI100通過不同的傳送線路向接收側(cè)LSI101發(fā)送時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的結(jié)構(gòu)中，存在著不能適應(yīng)今后的高速化的時(shí)鐘信號(hào)的進(jìn)一步高速化及傳送線路的進(jìn)一步延長的問題。
就是說，在通過不同的傳送線路發(fā)送時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的結(jié)構(gòu)中，在時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)之間，必需進(jìn)行時(shí)序設(shè)計(jì)，以確保建立/保持時(shí)間。所容許的建立/保持時(shí)間，隨時(shí)鐘信號(hào)速度的加快和頻率的提高而減小。其結(jié)果是，使時(shí)序的設(shè)計(jì)容限變窄，因而使時(shí)序設(shè)計(jì)變得難于進(jìn)行。
如圖22(a)所示，當(dāng)從發(fā)送側(cè)LSI100向接收側(cè)LSI101傳送數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)時(shí)，在數(shù)據(jù)信號(hào)及時(shí)鐘信號(hào)中將引起與傳送線路對(duì)應(yīng)的信號(hào)延遲。這里，例如，假定引起1ns的延遲。在這種情況下，只要兩個(gè)信號(hào)都延遲1ns則不會(huì)產(chǎn)生時(shí)序偏差，因而不會(huì)發(fā)生任何問題。但是，由于在各傳送線路中存在著制造偏差，因而將因該制造偏差而使信號(hào)的延遲時(shí)間產(chǎn)生差異。制造偏差在大批量生產(chǎn)中是不可避免的。
例如，當(dāng)存在著10％的制造偏差時(shí)，延遲時(shí)間也將有1ns±0.1ns的偏差。此時(shí)的兩信號(hào)的時(shí)序偏差，最大(最壞情況)為±0.2ns。時(shí)序容限，應(yīng)設(shè)定為大于該偏差值，從而即使產(chǎn)生該最大偏差±0.2ns的時(shí)序偏差也仍能在時(shí)鐘信號(hào)的邊沿可靠地取得數(shù)據(jù)信號(hào)。因此，今后，當(dāng)使時(shí)鐘信號(hào)進(jìn)一步高速化時(shí)，應(yīng)能保持大于該最大偏差(這里，為±0.2ns)的時(shí)序容限。
另外，傳送線路的延長，可以說也引起同樣的問題。如圖22(b)所示，當(dāng)發(fā)送側(cè)LSI100和接收側(cè)LSI101比圖22(a)的情況相距更遠(yuǎn)因而使傳送數(shù)據(jù)信號(hào)及時(shí)鐘信號(hào)的各傳送線路延長時(shí)，信號(hào)的延遲時(shí)間也將增加。這里，例如假定引起10ns的延遲。當(dāng)然，在這種情況下，只要兩個(gè)信號(hào)都延遲10ns則也不會(huì)產(chǎn)生時(shí)序偏差，因而不會(huì)發(fā)生任何問題。但是，如上所述，因各傳送線路的制造偏差而使信號(hào)的延遲時(shí)間產(chǎn)生差異。
制造偏差，與傳送線路的長度無關(guān)而為一定的值，這里，當(dāng)也考慮存在著10％的制造偏差時(shí)，延遲時(shí)間將有10ns±1ns的偏差。此時(shí)的兩信號(hào)的時(shí)序偏差，最大(最壞情況)為±2ns。因此，當(dāng)在時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)之間引起這樣大的時(shí)序偏差時(shí)，將不能在時(shí)鐘信號(hào)的邊沿取得數(shù)據(jù)信號(hào)，而有時(shí)可能在不同的邊沿取得數(shù)據(jù)信號(hào)。
另一方面，在圖21所示的不從發(fā)送側(cè)LSI103發(fā)送時(shí)鐘信號(hào)而只向接收側(cè)LSI104傳送數(shù)據(jù)信號(hào)并在接收側(cè)LSI104一側(cè)由PLL電路105生成與數(shù)據(jù)信號(hào)對(duì)應(yīng)的時(shí)鐘信號(hào)的結(jié)構(gòu)中，不存在時(shí)序偏差的問題。
但是，由于必須在內(nèi)部裝有PLL電路105，所以必然使接收側(cè)LSI104的電路規(guī)模增大，因而也使耗電量增加。此外，為使PLL電路105精確地同步，所發(fā)送的數(shù)據(jù)信號(hào)，必須在一定的時(shí)間間隔以內(nèi)具有變化點(diǎn)。為此，當(dāng)發(fā)送變化不大的數(shù)據(jù)信號(hào)時(shí)，必需另增一項(xiàng)通過追加同步檢測用變化點(diǎn)而進(jìn)行發(fā)送接收的信號(hào)處理。
為達(dá)到上述目的，本發(fā)明的信號(hào)傳送方法，其特征在于當(dāng)在2個(gè)邏輯電路之間從一方向另一方傳送與時(shí)鐘信號(hào)同步的邏輯數(shù)據(jù)信號(hào)時(shí)，在發(fā)送側(cè)將時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)合成為多值邏輯信號(hào)后輸出，在接收側(cè)將該多值邏輯信號(hào)分離為原來的時(shí)鐘信號(hào)及原來的邏輯數(shù)據(jù)信號(hào)。
按照這種方法，可以將時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)合成為一個(gè)信號(hào)并通過一個(gè)傳送線路發(fā)送，所以在時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)之間不存在因傳送線路的不同而引起的時(shí)序偏差。
其結(jié)果是，無需在接收側(cè)的邏輯電路中設(shè)置PLL電路之類的復(fù)雜同步電路即可將接收側(cè)的建立/保持時(shí)間的限制消除，因而可以適應(yīng)今后的高速化的時(shí)鐘信號(hào)的進(jìn)一步高速化及傳送線路的進(jìn)一步延長。
本發(fā)明的邏輯電路，用于將時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的邏輯數(shù)據(jù)信號(hào)發(fā)送到其它邏輯電路，該邏輯電路的特征在于至少備有一個(gè)將1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)合成為1個(gè)多值邏輯信號(hào)的合成裝置。
按照這種結(jié)構(gòu)，可以由合成裝置將1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)合成為1個(gè)多值邏輯信號(hào)，所以在由這種邏輯電路傳送的時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)之間不存在因傳送線路的不同而引起的時(shí)序偏差。
其結(jié)果是，按以上的信號(hào)傳送方法所述，將該邏輯電路作為時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)的發(fā)送側(cè)邏輯電路并與后文所述的適用于本發(fā)明的接收側(cè)的邏輯電路組合，即可適應(yīng)今后的高速化的時(shí)鐘信號(hào)的進(jìn)一步高速化及傳送線路的進(jìn)一步延長。
另外，在將1個(gè)時(shí)鐘信號(hào)和多個(gè)邏輯數(shù)據(jù)信號(hào)合成時(shí)，與將1個(gè)時(shí)鐘信號(hào)和1個(gè)邏輯數(shù)據(jù)信號(hào)合成的情況相比，可以提高邏輯數(shù)據(jù)信號(hào)的傳送效率。
本發(fā)明的邏輯電路，其特征在于至少備有將從其它邏輯電路發(fā)送的將1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)合成后的多值邏輯信號(hào)分離為原來的1個(gè)時(shí)鐘信號(hào)及原來的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)的分離裝置。
按照這種結(jié)構(gòu)，可以由分離裝置將由1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)合成為1個(gè)邏輯數(shù)據(jù)信號(hào)后的信號(hào)分離為原來的1個(gè)時(shí)鐘信號(hào)及原來的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)，所以在由這種邏輯電路傳送的時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)之間不存在因傳送線路的不同而引起的時(shí)序偏差。
其結(jié)果是，按以上的信號(hào)傳送方法所述，將該邏輯電路作為時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)的發(fā)送側(cè)邏輯電路并與上述的適用于本發(fā)明的發(fā)送側(cè)的邏輯電路組合，可以適應(yīng)今后的高速化的時(shí)鐘信號(hào)的進(jìn)一步高速化及傳送線路的進(jìn)一步延長。
本發(fā)明的信號(hào)傳送系統(tǒng)，其特征在于由上述的作為發(fā)送側(cè)邏輯電路的本發(fā)明的邏輯電路和上述的作為接收側(cè)邏輯電路的本發(fā)明的邏輯電路構(gòu)成。
如上所述，按照這種結(jié)構(gòu)，可以將時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)合成為一個(gè)信號(hào)并通過一個(gè)傳送線路發(fā)送，所以在時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)之間不存在因傳送線路的不同而引起的時(shí)序偏差。
其結(jié)果是，無需在接收側(cè)的邏輯電路中設(shè)置PLL電路之類的復(fù)雜同步電路即可將接收側(cè)的建立/保持時(shí)間的限制消除，因而可以適應(yīng)今后的高速化的時(shí)鐘信號(hào)的進(jìn)一步高速化及傳送線路的進(jìn)一步延長。
本發(fā)明的液晶驅(qū)動(dòng)裝置，備有輸出含有時(shí)鐘信號(hào)的控制信號(hào)及數(shù)字顯示數(shù)據(jù)信號(hào)的控制電路及輸入由該控制電路輸出的控制信號(hào)及數(shù)字顯示數(shù)據(jù)信號(hào)的源極驅(qū)動(dòng)電路，該液晶驅(qū)動(dòng)裝置的特征在于將上述的作為發(fā)送側(cè)邏輯電路的本發(fā)明的邏輯電路應(yīng)用于上述控制電路，并將上述的作為接收側(cè)邏輯電路的本發(fā)明的邏輯電路應(yīng)用于源極驅(qū)動(dòng)電路。
液晶驅(qū)動(dòng)裝置，隨著液晶板的大型化等，存在著使驅(qū)動(dòng)頻率越來越高的傾向。此外，為適應(yīng)使邊框變窄的需要，使構(gòu)成液晶驅(qū)動(dòng)裝置的源極驅(qū)動(dòng)電路等半導(dǎo)體裝置的縱橫尺寸高比越來越大，并使在半導(dǎo)體裝置之間進(jìn)行連接的傳送線路也隨之延長。
因此，通過適當(dāng)?shù)匕惭b實(shí)現(xiàn)如上所述的本發(fā)明的信號(hào)傳送方法的上述本發(fā)明的邏輯電路并采用本發(fā)明的信號(hào)傳送系統(tǒng)，可以實(shí)現(xiàn)能夠適應(yīng)因液晶板的大型化等而導(dǎo)致的驅(qū)動(dòng)頻率的高速化及傳送線路的延長的優(yōu)良的液晶驅(qū)動(dòng)裝置。
本發(fā)明的其它目的、特征及優(yōu)點(diǎn)，通過以下給出的說明可以充分理解。另外，本發(fā)明的利益，在以下參照附圖的說明中可以看得很清楚。
圖2(a)～圖2(c)是在

圖1的信號(hào)傳送系統(tǒng)中使用的各信號(hào)的波形圖。
圖3是表示圖1的信號(hào)傳送系統(tǒng)中的合成裝置的一結(jié)構(gòu)例的電路圖。
圖4是表示圖1的信號(hào)傳送系統(tǒng)中的分離裝置的時(shí)鐘檢測電路及數(shù)據(jù)檢測電路的一結(jié)構(gòu)例的電路圖。
圖5示出本發(fā)明的另一實(shí)施形態(tài)，是表示將數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)合成后作為多值邏輯信號(hào)從發(fā)送側(cè)邏輯電路向接收側(cè)邏輯電路傳送的信號(hào)傳送系統(tǒng)的結(jié)構(gòu)的簡略框圖。
圖6是表示圖5的信號(hào)傳送系統(tǒng)中的合成裝置的一結(jié)構(gòu)例的電路圖。
圖7是將圖5的信號(hào)傳送系統(tǒng)中的分離裝置的時(shí)鐘檢測電路及數(shù)據(jù)檢測電路的一結(jié)構(gòu)例與電流反射鏡電路一起表示的電路圖。
圖8示出本發(fā)明的另一實(shí)施形態(tài)，是表示將數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)合成后作為多值邏輯信號(hào)從發(fā)送側(cè)邏輯電路向接收側(cè)邏輯電路傳送的信號(hào)傳送系統(tǒng)的結(jié)構(gòu)的簡略框圖。
圖9(a)～圖9(c)是在圖8的信號(hào)傳送系統(tǒng)中使用的各信號(hào)的波形圖。
圖10是表示圖8的信號(hào)傳送系統(tǒng)中的合成裝置的一結(jié)構(gòu)例的電路圖。
圖11示出本發(fā)明的另一實(shí)施形態(tài)，是表示將數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)合成后作為多值邏輯信號(hào)從發(fā)送側(cè)邏輯電路向接收側(cè)邏輯電路傳送的信號(hào)傳送系統(tǒng)的結(jié)構(gòu)的簡略框圖。
圖12示出本發(fā)明的另一實(shí)施形態(tài)，是表示將數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)合成后作為多值邏輯信號(hào)從發(fā)送側(cè)邏輯電路向接收側(cè)邏輯電路傳送的信號(hào)傳送系統(tǒng)的結(jié)構(gòu)的簡略框圖。
圖13示出本發(fā)明的另一實(shí)施形態(tài)，是表示將發(fā)送側(cè)邏輯電路和接收側(cè)邏輯電路安裝在同一個(gè)LSI上的結(jié)構(gòu)的圖。
圖14示出本發(fā)明的另一實(shí)施形態(tài)，是表示安裝了液晶驅(qū)動(dòng)裝置的液晶顯示裝置的一般結(jié)構(gòu)例的框圖。
圖15是表示上述液晶顯示裝置中的液晶板的簡略結(jié)構(gòu)的等效電路圖。
圖16是表示上述液晶顯示裝置的液晶驅(qū)動(dòng)裝置中的結(jié)構(gòu)為通過不同的傳送線路發(fā)送顯示數(shù)據(jù)和時(shí)鐘信號(hào)的現(xiàn)有的源極驅(qū)動(dòng)電路的框圖。
圖17是表示上述液晶顯示裝置的液晶驅(qū)動(dòng)裝置中的采用了將顯示數(shù)據(jù)和時(shí)鐘信號(hào)合成為多值邏輯信號(hào)后通過相同的傳送線路發(fā)送的結(jié)構(gòu)的源極驅(qū)動(dòng)電路的框圖。
圖18是表示上述液晶顯示裝置的液晶驅(qū)動(dòng)裝置中的采用了將顯示數(shù)據(jù)和時(shí)鐘信號(hào)合成為多值邏輯信號(hào)后通過相同的傳送線路發(fā)送的結(jié)構(gòu)的源極驅(qū)動(dòng)電路及控制電路的各主要部分的結(jié)構(gòu)的框圖。
圖19是表示圖17的源極驅(qū)動(dòng)電路中所裝有的輸入鎖存電路的一結(jié)構(gòu)例的框圖。
圖20是表示從發(fā)送側(cè)邏輯電路通過不同的傳送線路向接收側(cè)邏輯電路傳送數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的現(xiàn)有信號(hào)傳送系統(tǒng)的結(jié)構(gòu)的簡略框圖。
圖21是表示其型式為從發(fā)送側(cè)邏輯電路只向接收側(cè)邏輯電路傳送數(shù)據(jù)信號(hào)并由接收側(cè)生成時(shí)鐘信號(hào)的現(xiàn)有信號(hào)傳送系統(tǒng)的結(jié)構(gòu)的簡略框圖。
圖22(a)及圖22(b)是說明當(dāng)從發(fā)送側(cè)邏輯電路通過不同的傳送線路向接收側(cè)邏輯電路傳送數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)時(shí)在時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)之間產(chǎn)生時(shí)序偏差的原因的圖。
以下，說明實(shí)現(xiàn)該信號(hào)傳送方法的發(fā)送側(cè)邏輯電路、接收側(cè)邏輯電路、及由這2個(gè)邏輯電路構(gòu)成的信號(hào)傳送系統(tǒng)、以及采用了本發(fā)明的信號(hào)傳送方法的液晶驅(qū)動(dòng)裝置。
如根據(jù)圖1～圖4說明本發(fā)明的一實(shí)施形態(tài)，則如下所述。
圖1是簡略地表示本實(shí)施形態(tài)中的信號(hào)傳送系統(tǒng)的結(jié)構(gòu)圖。如該圖所示，這里，舉例示出將構(gòu)成信號(hào)傳送系統(tǒng)的發(fā)送側(cè)邏輯電路和接收側(cè)邏輯電路分別安裝在不同的LSI上的情況。但是，在結(jié)構(gòu)上也可以將發(fā)送側(cè)邏輯電路和接收側(cè)邏輯電路安裝在同一個(gè)LSI上。
安裝了發(fā)送側(cè)邏輯電路的發(fā)送側(cè)LSI2，將時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的邏輯數(shù)據(jù)信號(hào)(以下，簡稱為數(shù)據(jù)信號(hào))傳送到安裝了接收側(cè)邏輯電路的接收側(cè)LSI3。而接收側(cè)LSI3接收由發(fā)送側(cè)LSI2發(fā)送到的時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的數(shù)據(jù)信號(hào)。
在這種信號(hào)傳送系統(tǒng)中，應(yīng)注意的是，在上述發(fā)送側(cè)LSI2，設(shè)置著將應(yīng)傳送的數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)合成為1個(gè)多值邏輯信號(hào)的合成部(第1合成裝置)4，而且，在接收側(cè)LSI3，設(shè)置著將由發(fā)送側(cè)LSI2傳送到的多值邏輯信號(hào)分離為原來的時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的分離部(第1分離裝置)5。
按照這種結(jié)構(gòu)，在發(fā)送側(cè)LSI2，將應(yīng)傳送的數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)合成為1個(gè)多值邏輯信號(hào)后，通過1個(gè)合成信號(hào)傳送線路輸出到接收側(cè)LSI3，在接收側(cè)LSI3，復(fù)原為原來的數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)。
這里，采用著1個(gè)與時(shí)鐘信號(hào)合成的數(shù)據(jù)信號(hào)，但也可以是多個(gè)，在后面的實(shí)施形態(tài)3中將對(duì)此進(jìn)行說明。另外，舉例示出了在發(fā)送側(cè)LSI2和接收側(cè)LSI3設(shè)置1個(gè)合成部4及分離部5的結(jié)構(gòu)，但當(dāng)有多個(gè)數(shù)據(jù)信號(hào)時(shí)，也可以設(shè)置多個(gè)合成部4及分離部5，在后面的實(shí)施形態(tài)4中將對(duì)此進(jìn)行說明。
在圖2(a)～圖(c)中示出在上述信號(hào)傳送系統(tǒng)中使用的各信號(hào)的波形圖。在圖2(a)～圖2(c)中，作為與時(shí)鐘信號(hào)(CK)合成的數(shù)據(jù)信號(hào)(DATA)，給出一個(gè)二值數(shù)字信號(hào)，并示出了以電壓信號(hào)(電壓波形)進(jìn)行傳送的情況。電壓信號(hào)，可以很容易地由CMOS的邏輯電路實(shí)現(xiàn)，因而具有電路設(shè)計(jì)易于進(jìn)行的優(yōu)點(diǎn)。而信號(hào)也可以是電流信號(hào)，在后面的實(shí)施形態(tài)2中將對(duì)此進(jìn)行說明。此外，在以下的說明中，還假定數(shù)據(jù)信號(hào)的邏輯電平“H”為“1”、“L”為“0”。
圖2(a)示出所傳送的二值數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)。為了將上述二值數(shù)據(jù)信號(hào)和同樣是二值的時(shí)鐘信號(hào)合成為1個(gè)多值邏輯信號(hào)，信號(hào)強(qiáng)度(這里為電壓)必需是三值的。
因此，合成部4具有3級(jí)的信號(hào)強(qiáng)度。合成部4，設(shè)定為在與時(shí)鐘信號(hào)的1個(gè)周期相當(dāng)?shù)幕局芷诘牟ㄐ蔚暮蟀氩?“H”)一定輸出信號(hào)強(qiáng)度1。另外，合成部4，還被設(shè)定為在基本周期的前半部(“L”)根據(jù)要進(jìn)行合成的二值數(shù)據(jù)信號(hào)所具有的“1”/“0”的邏輯值輸出信號(hào)強(qiáng)度2或信號(hào)強(qiáng)度3。這里，設(shè)定為當(dāng)數(shù)據(jù)信號(hào)為“1”時(shí)輸出信號(hào)強(qiáng)度2、當(dāng)數(shù)據(jù)信號(hào)為“0”時(shí)輸出信號(hào)強(qiáng)度3。
在按上述方式設(shè)定合成部4的情況下，合成后的信號(hào)波形，如圖2(b)所示，為三值的多值邏輯信號(hào)(以下，有時(shí)也稱為三值信號(hào))，即當(dāng)將時(shí)鐘信號(hào)的1個(gè)周期劃分為前半部和后半部時(shí)，在前半部，根據(jù)二值數(shù)據(jù)信號(hào)的“1”/“0”，取信號(hào)強(qiáng)度2或信號(hào)強(qiáng)度3的任何一個(gè)的值，而在后半部則一定為信號(hào)強(qiáng)度1。
在圖3中示出上述的輸出三值的多值邏輯信號(hào)的合成部4的一結(jié)構(gòu)例。信號(hào)強(qiáng)度1(VDD，信號(hào)強(qiáng)度源)，通過開關(guān)SW1連接于輸出端子T1(輸出部)，該開關(guān)SW1，僅當(dāng)時(shí)鐘信號(hào)(CK)為“H”時(shí)接通。因此，輸出端子T1的輸出信號(hào)，在時(shí)鐘信號(hào)(CK)為“H”的1周期的后半部具有信號(hào)強(qiáng)度1。
信號(hào)強(qiáng)度2(1/2VDD，信號(hào)強(qiáng)度源)，通過開關(guān)SW3及開關(guān)SW2連接于輸出端子T1。開關(guān)SW3，當(dāng)數(shù)據(jù)信號(hào)(DATA)為“1”時(shí)接通，開關(guān)SW2，當(dāng)時(shí)鐘信號(hào)的反相信號(hào)(CK帶上劃線)為“H”時(shí)，即當(dāng)時(shí)鐘信號(hào)(CK)為“L”時(shí)接通。因此，輸出端子T1的輸出信號(hào)，在時(shí)鐘信號(hào)(CK)為“L”的1周期的前半部、且當(dāng)數(shù)據(jù)信號(hào)為“1”時(shí)具有信號(hào)強(qiáng)度2。
信號(hào)強(qiáng)度3(GND)，通過開關(guān)SW4及開關(guān)SW2連接于輸出端子T1。開關(guān)SW4，當(dāng)數(shù)據(jù)信號(hào)的反相信號(hào)(DATA帶上劃線)為“1”時(shí)，即當(dāng)數(shù)據(jù)信號(hào)為“0”時(shí)接通。因此，輸出端子T1的輸出信號(hào)，在時(shí)鐘信號(hào)(CK)為“L”的1周期的前半部、且當(dāng)數(shù)據(jù)信號(hào)為“0”時(shí)必定具有信號(hào)強(qiáng)度3。
另一方面，接收側(cè)LSI3的分離部5，如圖1所示，包括分別接收三值合成信號(hào)的時(shí)鐘檢測電路7及數(shù)據(jù)檢測電路6、輸入數(shù)據(jù)檢測電路6的輸出信號(hào)(數(shù)據(jù)檢測電路輸出、邏輯值復(fù)原數(shù)據(jù)信號(hào))B的延遲電路8、分別輸入該延遲電路8的輸出信號(hào)(延遲電路輸出)C及上述時(shí)鐘檢測電路7的輸出信號(hào)(時(shí)鐘檢測電路輸出)A的鎖存電路9。
時(shí)鐘檢測電路7，設(shè)定為僅當(dāng)信號(hào)強(qiáng)度為1時(shí)其輸出為“H”，在其它情況下輸出“L”。因此，該時(shí)鐘檢測電路7的輸出信號(hào)A，如圖2(c)所示，與在發(fā)送側(cè)LSI2合成為三值信號(hào)前的時(shí)鐘信號(hào)(參照?qǐng)D2(a))等效。
另一方面，數(shù)據(jù)檢測電路6，設(shè)定為僅當(dāng)信號(hào)強(qiáng)度為3時(shí)其輸出為“0”，在其它情況下輸出“1”。因此，該數(shù)據(jù)檢測電路6的輸出信號(hào)B，如圖2(c)所示，僅當(dāng)時(shí)鐘檢測電路輸出A為“L”時(shí)，包含與在發(fā)送側(cè)LSI2合成為三值信號(hào)前的數(shù)據(jù)信號(hào)(參照?qǐng)D2(a))對(duì)應(yīng)的值，當(dāng)時(shí)鐘檢測電路輸出A為“H”時(shí)，輸出信號(hào)B總是為“1”。
延遲電路8，是用于對(duì)數(shù)據(jù)檢測電路輸出B和時(shí)鐘檢測電路輸出A的時(shí)序進(jìn)行適當(dāng)調(diào)整的電路。鎖存電路9，利用時(shí)鐘檢測電路輸出A鎖存延遲電路輸出C。
這里，也可以將數(shù)據(jù)檢測電路6的輸出信號(hào)B直接輸入到鎖存電路9，但數(shù)據(jù)檢測電路6的輸出信號(hào)B的邊沿將與時(shí)鐘檢測電路7的輸出信號(hào)A的邊沿重疊。當(dāng)邊沿重疊時(shí)，很容易在鎖存電路9中引起邏輯誤動(dòng)作。因此，設(shè)置延遲電路8，并如圖2(c)所示使數(shù)據(jù)檢測電路6的輸出信號(hào)B延遲一定時(shí)間后產(chǎn)生延遲電路輸出C，從而可以避免其邊沿與時(shí)鐘檢測電路7的輸出信號(hào)A的邊沿重疊。
在鎖存電路9中，將時(shí)鐘檢測電路輸出A作為時(shí)鐘信號(hào)而對(duì)延遲電路輸出C進(jìn)行鎖存，因此，如圖2(c)所示，鎖存電路9的輸出信號(hào)(DFF輸出)，包括波形在內(nèi)與在發(fā)送側(cè)LSI2合成為三值信號(hào)前的數(shù)據(jù)信號(hào)(參照?qǐng)D2(a))在邏輯上等效，并與復(fù)原后的時(shí)鐘信號(hào)(時(shí)鐘檢測電路輸出A)一起從分離部5輸出。
在圖4中示出上述數(shù)據(jù)檢測電路6及時(shí)鐘檢測電路7的一結(jié)構(gòu)例。
數(shù)據(jù)檢測電路6及時(shí)鐘檢測電路7，兩者均由電壓比較器(運(yùn)算放大器)10構(gòu)成。電壓比較器10，將輸入電壓與閾值電壓進(jìn)行比較，當(dāng)輸入電壓較高時(shí)輸出“1”(“H”)，當(dāng)輸入電壓較低時(shí)輸出“0”(“L”)。在時(shí)鐘檢測電路7中，將信號(hào)強(qiáng)度1和信號(hào)強(qiáng)度2之間的電壓設(shè)定為閾值電壓(參照?qǐng)D2(b))。而在數(shù)據(jù)檢測電路6中將信號(hào)強(qiáng)度2和信號(hào)強(qiáng)度3之間的電壓設(shè)定為閾值電壓(參照?qǐng)D2(b))。
另外，由于延遲電路8及鎖存電路9是眾所周知的電路技術(shù)，所以這里將具體的電路例省略。
如上所述，在本實(shí)施形態(tài)的信號(hào)傳送系統(tǒng)中，在發(fā)送側(cè)LSI2，由合成部4將應(yīng)傳送的數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)合成為1個(gè)多值邏輯信號(hào)后，通過1個(gè)合成信號(hào)傳送線路輸出到接收側(cè)LSI3，在接收側(cè)LSI3，由分離部5將傳送到的多值邏輯信號(hào)分離為原來的時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)。
按照這種結(jié)構(gòu)，在時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)之間，不會(huì)產(chǎn)生通過不同的傳送線路進(jìn)行傳送時(shí)引起的由制造偏差造成的時(shí)序偏差。其結(jié)果是，在接收側(cè)LSI3，可以將建立/保持時(shí)間的限制消除而無需在接收側(cè)的邏輯電路中設(shè)置PLL電路之類的復(fù)雜同步電路，因此，即使進(jìn)一步使時(shí)鐘信號(hào)高速化，也能確保時(shí)序的設(shè)計(jì)容限。
另外，如上所述，在將發(fā)送側(cè)邏輯電路和接收側(cè)邏輯電路安裝在不同的LSI2、3上的結(jié)構(gòu)中，必然使傳送線路變長，因此，當(dāng)通過不同的傳送線路傳送時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)時(shí)，易于使兩信號(hào)之間的時(shí)序偏差增大。
但是，在采用本實(shí)施形態(tài)的信號(hào)傳送系統(tǒng)的情況下，即使傳送線路延長因而存在著使因制造偏差而引起的時(shí)序偏差增大的傾向，在接收側(cè)LSI3也能在時(shí)鐘信號(hào)的規(guī)定的邊沿取得數(shù)據(jù)信號(hào)，而無需確保過寬的時(shí)序容限。
另外，這里所說明的合成部4和分離部分的結(jié)構(gòu)，只是一例，對(duì)其沒有任何限定。
另外，特別是，在分離部5中，這里，在數(shù)據(jù)檢測電路6的輸出側(cè)設(shè)置了一個(gè)延遲電路8。但是，設(shè)置延遲電路8的目的，只是要在數(shù)據(jù)檢測電路6的輸出信號(hào)B與時(shí)鐘檢測電路7的輸出信號(hào)A之間將時(shí)序錯(cuò)開，以使其邊沿不會(huì)重疊。因此，例如，也可以設(shè)置在時(shí)鐘檢測電路7的輸出側(cè)，此外，在結(jié)構(gòu)上也可以將延遲電路8設(shè)置在數(shù)據(jù)檢測電路6或時(shí)鐘檢測電路7的輸入側(cè)。進(jìn)一步說，延遲電路8的個(gè)數(shù)，也可以是多個(gè)。但是，在將延遲電路8設(shè)在輸入側(cè)時(shí)，由于是將三值信號(hào)延遲，所以延遲電路8為模擬電路，因而使延遲時(shí)間的設(shè)計(jì)變得稍難了一些。
如根據(jù)圖5～圖7說明本發(fā)明的另一實(shí)施形態(tài)，則如下所述。此外，為便于說明，對(duì)與實(shí)施形態(tài)1中使用的構(gòu)件具有相同功能的構(gòu)件標(biāo)以相同的符號(hào)而將其說明省略。
在實(shí)施形態(tài)1中，由發(fā)送側(cè)LSI2將應(yīng)傳送的數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)合成為1個(gè)多值邏輯信號(hào)后通過1個(gè)合成信號(hào)傳送線路輸出到接收側(cè)LSI3，并由接收側(cè)LSI3分離為原來的時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)，其中，使多值邏輯信號(hào)為電壓信號(hào)(電壓波形)，并使信號(hào)強(qiáng)度為電壓值。
電壓信號(hào)，可以很容易地由CMOS的邏輯電路實(shí)現(xiàn)，因而具有電路設(shè)計(jì)易于進(jìn)行的優(yōu)點(diǎn)。另一方面，電流信號(hào)，在結(jié)構(gòu)上可以很容易地利用CMOS元件的穩(wěn)流作用，因而可以實(shí)現(xiàn)幾乎沒有電壓振幅的信號(hào)傳送，所以具有可以減低干擾輻射的優(yōu)點(diǎn)。
因此，本實(shí)施形態(tài)的信號(hào)傳送系統(tǒng)，與實(shí)施形態(tài)1相比，將多值邏輯信號(hào)從電壓信號(hào)變更為電流信號(hào)，并將信號(hào)強(qiáng)度從電壓值變更為電流值。
在這種情況下，如使三值信號(hào)的3個(gè)信號(hào)強(qiáng)度與時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)的“1”/“0”的相對(duì)含義與實(shí)施形態(tài)1相同，則在本實(shí)施形態(tài)的信號(hào)傳送系統(tǒng)中使用的信號(hào)，與實(shí)施形態(tài)1相比，只是將信號(hào)強(qiáng)度從電壓值變更為電流值，因而信號(hào)波形本身與圖2(a)～圖2(c)所示的信號(hào)波形相同。
因此，在下文中，為簡化說明，只說明由于將多值邏輯信號(hào)從電壓信號(hào)改變?yōu)殡娏餍盘?hào)而與實(shí)施形態(tài)1相比變更了的電路結(jié)構(gòu)。
圖5是簡略地表示本實(shí)施形態(tài)中的信號(hào)傳送系統(tǒng)的結(jié)構(gòu)圖。從該圖可以看出，當(dāng)使多值邏輯信號(hào)為電流信號(hào)時(shí)，在接收側(cè)LSI13的分離電路15中新追加了一個(gè)產(chǎn)生與輸入電流相等的輸出電流的電流反射鏡電路20。此外，發(fā)送側(cè)LSI12的合成部(第1合成裝置)14、及接收側(cè)LSI13的分離部(第1分離裝置)15中的數(shù)據(jù)檢測電路16及時(shí)鐘檢測電路17，配置成將信號(hào)強(qiáng)度從電壓值變更為電流值的電路結(jié)構(gòu)。
在圖6中示出輸出作為電流信號(hào)的三值的多值邏輯信號(hào)的合成部14的一結(jié)構(gòu)例。信號(hào)強(qiáng)度1(電流值5I，信號(hào)強(qiáng)度源)，通過開關(guān)SW5連接于輸出端子T1。同樣，信號(hào)強(qiáng)度2(電流值3I，信號(hào)強(qiáng)度源)，通過開關(guān)SW6連接于輸出端子T1，而信號(hào)強(qiáng)度3(電流值1I，信號(hào)強(qiáng)度源)，通過開關(guān)SW7同樣連接于輸出端子T1。
這3個(gè)開關(guān)SW5～SW7，由組合邏輯電路21控制通斷。在組合邏輯電路21上，輸入數(shù)據(jù)信號(hào)(DATA)和時(shí)鐘信號(hào)(CK)。
組合邏輯電路21，當(dāng)時(shí)鐘信號(hào)為“H”時(shí)，僅使開關(guān)SW5接通。因此，輸出端子T1的輸出信號(hào)，在時(shí)鐘信號(hào)為“H”的1周期的后半部一定具有信號(hào)強(qiáng)度1。
另外，組合邏輯電路21，當(dāng)時(shí)鐘信號(hào)為“L”時(shí)，根據(jù)數(shù)據(jù)信號(hào)的“1”/“0”進(jìn)行動(dòng)作，以使開關(guān)SW6或開關(guān)SW7中的任何一個(gè)接通。詳細(xì)地說，當(dāng)數(shù)據(jù)信號(hào)為“1”時(shí)，使開關(guān)SW6接通，而當(dāng)數(shù)據(jù)信號(hào)為“0”時(shí)，使開關(guān)SW7接通。因此，輸出端子T1的輸出信號(hào)，在時(shí)鐘信號(hào)為“L”的1周期的前半部，當(dāng)數(shù)據(jù)信號(hào)為“1”時(shí)具有信號(hào)強(qiáng)度2，當(dāng)數(shù)據(jù)信號(hào)為“0”時(shí)具有信號(hào)強(qiáng)度3。在圖6中，示出開關(guān)SW6接通并使3I的電流流入輸出端子T1的情況。
在圖7中示出接收側(cè)LSI13的分離部15中的分別通過電流反射鏡電路20接收作為電流信號(hào)的三值的多值邏輯信號(hào)的時(shí)鐘檢測電路17及數(shù)據(jù)檢測電路16的一結(jié)構(gòu)例。在圖7中，示出使信號(hào)強(qiáng)度2的電流3I流入輸出端子T2的情況。
在圖7中，數(shù)據(jù)檢測電路16及時(shí)鐘檢測電路17，兩者均由I-V變換電路18構(gòu)成。I-V變換電路18，根據(jù)輸入電流的方向，當(dāng)電流流入時(shí)輸出邏輯電平“1”(“H”)的電壓信號(hào)，當(dāng)電流流出時(shí)輸出邏輯電平“0”(“L”)的電壓信號(hào)。
時(shí)鐘檢測電路17，設(shè)定為僅當(dāng)所輸入的電流值的信號(hào)強(qiáng)度為1時(shí)其輸出為“H”，在其它情況下輸出“L”。因此，在構(gòu)成時(shí)鐘檢測電路17的I-V變換電路18的輸入側(cè)，施加信號(hào)強(qiáng)度1和信號(hào)強(qiáng)度2之間的電流值即4I作為基準(zhǔn)電流(參照?qǐng)D2(b))。
按照這種方式，僅當(dāng)從電流反射鏡電路20向時(shí)鐘檢測電路17輸出的電流為信號(hào)強(qiáng)度1的電流5I時(shí)，使輸出電流5I與基準(zhǔn)電流4I之差的電流1I流入時(shí)鐘檢測電路17的I-V變換電路18，所以，時(shí)鐘檢測電路17的I-V變換電路18輸出邏輯電平“H”。
此外，當(dāng)從電流反射鏡電路20向時(shí)鐘檢測電路17輸出的電流為信號(hào)強(qiáng)度2、3的電流3I、1I時(shí)，使輸出電流3I、1I與基準(zhǔn)電流4I之差的電流-1I、-3I流入時(shí)鐘檢測電路17的I-V變換電路18，就是說，使電流1I、3I從時(shí)鐘檢測電路17的I-V變換電路18流出，所以，時(shí)鐘檢測電路17的I-V變換電路18輸出邏輯電平“L”。
另一方面，數(shù)據(jù)檢測電路16，僅當(dāng)所輸入的電流值的信號(hào)強(qiáng)度為3時(shí)其輸出為“1”，在其它情況下輸出“0”。因此，在構(gòu)成數(shù)據(jù)檢測電路16的I-V變換電路18的輸入側(cè)，施加信號(hào)強(qiáng)度2和信號(hào)強(qiáng)度3之間的電流值即2I作為基準(zhǔn)電流(參照?qǐng)D2(b))。
按照這種方式，僅當(dāng)從電流反射鏡電路20向數(shù)據(jù)檢測電路16輸出的電流為信號(hào)強(qiáng)度3的電流1I時(shí)，使輸出電流1I與基準(zhǔn)電流2I之差的電流-1I流入數(shù)據(jù)檢測電路16的I-V變換電路18，就是說，使電流1I從數(shù)據(jù)檢測電路16的I-V變換電路18流出，所以，數(shù)據(jù)檢測電路16的I-V變換電路18輸出邏輯電平“0”。
此外，當(dāng)從電流反射鏡電路20向數(shù)據(jù)檢測電路16輸出的電流為信號(hào)強(qiáng)度1、2的電流5I、3I時(shí)，使輸出電流5I、3I與基準(zhǔn)電流2I之差的電流3I、1I流入數(shù)據(jù)檢測電路16的I-V變換電路1 8，所以，數(shù)據(jù)檢測電路16的I-V變換電路18輸出邏輯電平“1”。
數(shù)據(jù)檢測電路16及時(shí)鐘檢測電路17的輸出側(cè)的動(dòng)作，與在圖1中說明過的實(shí)施形態(tài)1的分離電路5相同。
另外，這里，雖然沒有再作進(jìn)一步的說明，但除多值邏輯信號(hào)為電流信號(hào)及由此而引起的不同以外，基本上與實(shí)施形態(tài)1的信號(hào)傳送系統(tǒng)相同，與時(shí)鐘信號(hào)合成的數(shù)據(jù)信號(hào)，也可以為三值以上，而延遲電路8的設(shè)置位置及個(gè)數(shù)，也可以適當(dāng)變更。
如根據(jù)圖8～圖10說明本發(fā)明的另一實(shí)施形態(tài)，則如下所述。此外，為便于說明，對(duì)與實(shí)施形態(tài)1、2中使用的構(gòu)件具有相同功能的構(gòu)件標(biāo)以相同的符號(hào)而將其說明省略。
在實(shí)施形態(tài)1、2中，構(gòu)成為由發(fā)送側(cè)LSI2、12將應(yīng)傳送的1個(gè)數(shù)據(jù)信號(hào)和1個(gè)時(shí)鐘信號(hào)合成為1個(gè)多值邏輯信號(hào)后通過1個(gè)合成信號(hào)傳送線路輸出到接收側(cè)LSI3、13并由接收側(cè)LSI3、13分離為原來的時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)。
與此不同，在本實(shí)施形態(tài)中，示出將多個(gè)數(shù)據(jù)信號(hào)和1個(gè)時(shí)鐘信號(hào)合成后作為多值邏輯信號(hào)的結(jié)構(gòu)。此外，這里，在圖中給出了將分別為二值邏輯電平的2個(gè)數(shù)據(jù)信號(hào)1、2與1個(gè)時(shí)鐘信號(hào)合成時(shí)的例，但如上所述，數(shù)據(jù)信號(hào)也可以為三值以上，進(jìn)行合成的數(shù)據(jù)信號(hào)也可以為3個(gè)以上。
安裝了發(fā)送側(cè)邏輯電路的發(fā)送側(cè)LSI32，將時(shí)鐘信號(hào)(CK)和與該時(shí)鐘信號(hào)同步的數(shù)據(jù)信號(hào)1(DATA1)及數(shù)據(jù)信號(hào)2(DATA2)傳送到安裝了接收側(cè)邏輯電路的接收側(cè)LSI33，作為其應(yīng)注意的結(jié)構(gòu)，備有合成部(第2合成裝置)34，用于將應(yīng)傳送的數(shù)據(jù)信號(hào)1、2和時(shí)鐘信號(hào)合成為1個(gè)多值邏輯信號(hào)后輸出。
另一方面，在接收側(cè)LSI33，接收時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的數(shù)據(jù)信號(hào)1及數(shù)據(jù)信號(hào)2，作為其應(yīng)注意的結(jié)構(gòu)，備有分離部(第2分離裝置)35，用于接收將應(yīng)傳送的數(shù)據(jù)信號(hào)1、2和時(shí)鐘信號(hào)合成后的多值邏輯信號(hào)，并分離為原來的數(shù)據(jù)信號(hào)1、2和時(shí)鐘信號(hào)。
在圖9(a)～圖9(c)中示出本信號(hào)傳送系統(tǒng)中使用的各信號(hào)的波形圖。在圖9(a)～圖9(c)中，作為與時(shí)鐘信號(hào)(CK)合成的數(shù)據(jù)信號(hào)1、2，給出二值的數(shù)字信號(hào)，并示出了以電壓信號(hào)(電壓波形)進(jìn)行傳送的情況。此外，這里，與實(shí)施形態(tài)1相同，說明了使多值邏輯信號(hào)為電壓信號(hào)的情況，但如實(shí)施形態(tài)2中所述，信號(hào)也可以是電流信號(hào)。
在將2個(gè)二值數(shù)據(jù)信號(hào)與1個(gè)二值時(shí)鐘信號(hào)合成為1個(gè)多值邏輯信號(hào)時(shí)，信號(hào)強(qiáng)度(這里為電壓)必需是四值的。
因此，合成部34具有4級(jí)的信號(hào)強(qiáng)度。合成部34，設(shè)定為在與時(shí)鐘信號(hào)的1個(gè)周期相當(dāng)?shù)幕局芷诘牟ㄐ蔚那鞍氩?“L”)根據(jù)要進(jìn)行合成的二值數(shù)據(jù)信號(hào)1所具有的“1”/“0”的邏輯值輸出信號(hào)強(qiáng)度3或信號(hào)強(qiáng)度4。這里，設(shè)定為當(dāng)數(shù)據(jù)信號(hào)1為“1”時(shí)輸出信號(hào)強(qiáng)度3、當(dāng)數(shù)據(jù)信號(hào)1為“0”時(shí)輸出信號(hào)強(qiáng)度4。
另外，合成部34，還被設(shè)定為在基本周期的波形的后半部(“H”)根據(jù)要進(jìn)行合成的二值數(shù)據(jù)信號(hào)2所具有的“1”/“0”的邏輯值輸出信號(hào)強(qiáng)度1或信號(hào)強(qiáng)度2。這里，設(shè)定為當(dāng)數(shù)據(jù)信號(hào)2為“1”時(shí)輸出信號(hào)強(qiáng)度1、當(dāng)數(shù)據(jù)信號(hào)2為“0”時(shí)輸出信號(hào)強(qiáng)度2。
在按上述方式設(shè)定合成部34的情況下，合成后的信號(hào)波形，如圖9(a)所示，當(dāng)將時(shí)鐘信號(hào)的1個(gè)周期劃分為前半部和后半部時(shí)，在前半部，根據(jù)二值數(shù)據(jù)信號(hào)1的“1”/“0”，取信號(hào)強(qiáng)度3或信號(hào)強(qiáng)度4的任何一個(gè)的值，而在后半部則根據(jù)二值數(shù)據(jù)信號(hào)2的“1”/“0”，取信號(hào)強(qiáng)度1或信號(hào)強(qiáng)度2的任何一個(gè)的值在圖10中示出上述的輸出四值的多值邏輯信號(hào)的合成部34的一結(jié)構(gòu)例。信號(hào)強(qiáng)度1，通過開關(guān)SW13及開關(guān)SW11連接于輸出端子T1。開關(guān)SW13，當(dāng)數(shù)據(jù)信號(hào)2為“1”時(shí)接通，開關(guān)SW11，當(dāng)時(shí)鐘信號(hào)為“H”時(shí)接通。因此，輸出端子T1的輸出信號(hào)，在時(shí)鐘信號(hào)為“H”的1周期的后半部、且當(dāng)數(shù)據(jù)信號(hào)2為“1”時(shí)具有信號(hào)強(qiáng)度1。
另一方面，信號(hào)強(qiáng)度2，通過開關(guān)SW14及開關(guān)SW11連接于輸出端子T1。開關(guān)SW14，當(dāng)數(shù)據(jù)信號(hào)2的反相信號(hào)(DATA2帶上劃線)為“1”時(shí)，即當(dāng)數(shù)據(jù)信號(hào)2為“0”時(shí)接通，開關(guān)SW11，當(dāng)時(shí)鐘信號(hào)信號(hào)為“H”時(shí)接通。因此，輸出端子T1的輸出信號(hào)，在時(shí)鐘信號(hào)為“H”的1周期的后半部、且當(dāng)數(shù)據(jù)信號(hào)2為“0”時(shí)具有信號(hào)強(qiáng)度2。
信號(hào)強(qiáng)度3，通過開關(guān)SW15及開關(guān)SW12連接于輸出端子T1。開關(guān)SW15，當(dāng)數(shù)據(jù)信號(hào)1為“1”時(shí)接通，開關(guān)SW12，當(dāng)時(shí)鐘信號(hào)的反相信號(hào)(CK帶上劃線)為“H”時(shí)，即當(dāng)時(shí)鐘信號(hào)為“L”時(shí)接通。因此，輸出端子T1的輸出信號(hào)，在時(shí)鐘信號(hào)為“L”的1周期的前半部、且當(dāng)數(shù)據(jù)信號(hào)1為“1”時(shí)具有信號(hào)強(qiáng)度3。
信號(hào)強(qiáng)度4，通過開關(guān)SW16及開關(guān)SW12連接于輸出端子T1。開關(guān)SW16，當(dāng)數(shù)據(jù)信號(hào)1的反相信號(hào)(DATA1帶上劃線)為“1”時(shí)，即當(dāng)數(shù)據(jù)信號(hào)1為“0”時(shí)接通，開關(guān)SW12，當(dāng)時(shí)鐘信號(hào)的反相信號(hào)(CK帶上劃線)為“H”時(shí)，即當(dāng)時(shí)鐘信號(hào)為“L”時(shí)接通。因此，輸出端子T1的輸出信號(hào)，在時(shí)鐘信號(hào)為“L”的1周期的前半部、且當(dāng)數(shù)據(jù)信號(hào)1為“0”時(shí)具有信號(hào)強(qiáng)度4。
另一方面，接收側(cè)LSI33一側(cè)的分離部35，如圖8所示，備有第1及第2數(shù)據(jù)檢測電路36a、36b的2個(gè)電路，分別用于將四值的多值邏輯信號(hào)分離為2個(gè)數(shù)據(jù)信號(hào)1、2，四值的多值邏輯信號(hào)，輸入到這2個(gè)數(shù)據(jù)檢測電路36a、36b及時(shí)鐘檢測電路37。
另外，在第1數(shù)據(jù)檢測電路36a的后級(jí)，設(shè)置著延遲電路38a及鎖存電路39a，同樣，在第2數(shù)據(jù)檢測電路36b的后級(jí)，設(shè)置著延遲電路38b及鎖存電路39b。
時(shí)鐘檢測電路37，設(shè)定為當(dāng)信號(hào)強(qiáng)度為1、2時(shí)其輸出為“H”，當(dāng)信號(hào)強(qiáng)度為3、4時(shí)其輸出為“L”。就是說，當(dāng)由實(shí)施形態(tài)1中的圖4所示的電壓比較器10構(gòu)成時(shí)，將閾值電壓設(shè)定為信號(hào)強(qiáng)度2和信號(hào)強(qiáng)度3之間的電壓值即可。因此，時(shí)鐘檢測電路37的輸出信號(hào)A，如圖9(b)所示，與合成前的時(shí)鐘信號(hào)等效。
另一方面，第1數(shù)據(jù)檢測電路36a，設(shè)定為僅當(dāng)信號(hào)強(qiáng)度為4時(shí)其輸出為“0”，在其它情況下輸出“1”。因此，該數(shù)據(jù)檢測電路36a的輸出信號(hào)Ba，如圖9(b)所示，僅當(dāng)時(shí)鐘檢測電路輸出A為“L”時(shí)，包含與在發(fā)送側(cè)LSI32合成為四值信號(hào)前的數(shù)據(jù)信號(hào)1對(duì)應(yīng)的值，當(dāng)時(shí)鐘檢測電路輸出A為“H”時(shí)總是為“1”。
另外，第2數(shù)據(jù)檢測電路36b，設(shè)定為僅當(dāng)信號(hào)強(qiáng)度為1時(shí)其輸出為“1”，在其它情況下輸出“0”。因此，該數(shù)據(jù)檢測電路36b的輸出信號(hào)Bb，如圖9(b)所示，僅當(dāng)時(shí)鐘檢測電路輸出A為“H”時(shí)，包含與在發(fā)送側(cè)LSI32合成為四值信號(hào)前的數(shù)據(jù)信號(hào)2對(duì)應(yīng)的值，當(dāng)時(shí)鐘檢測電路輸出A為“L”時(shí)總是為“0”。
這2個(gè)數(shù)據(jù)檢測電路36a、36b的各輸出信號(hào)Ba、Bb，由各延遲電路38a、38b延遲后，由各鎖存電路39a、39b利用時(shí)鐘檢測電路37的輸出信號(hào)A進(jìn)行鎖存。
各鎖存電路39a、39b的輸出信號(hào)，如圖9(c)所示，包括波形在內(nèi)與在發(fā)送側(cè)LSI32合成為四值信號(hào)前的2個(gè)數(shù)據(jù)信號(hào)在邏輯上等效，并與復(fù)原后的時(shí)鐘信號(hào)(時(shí)鐘檢測電路輸出A)一起從分離部35輸出。
另外，在圖8中，構(gòu)成為在鎖存電路39b的時(shí)鐘信號(hào)輸入級(jí)設(shè)有一個(gè)反相器，以便利用彼此反相的時(shí)鐘信號(hào)對(duì)2個(gè)數(shù)據(jù)檢測電路輸出Ba、Bb進(jìn)行鎖存，但很容易在其后面再追加一個(gè)鎖存電路(圖中未示出)，以使數(shù)據(jù)信號(hào)1、2與同相的時(shí)鐘信號(hào)同步。
另外，為進(jìn)一步追加應(yīng)合成的數(shù)據(jù)信號(hào)，可以通過增加多值邏輯信號(hào)可取的信號(hào)強(qiáng)度實(shí)現(xiàn)。
例如，當(dāng)應(yīng)合成的數(shù)據(jù)信號(hào)為3個(gè)時(shí)，信號(hào)強(qiáng)度取6個(gè)值，使信號(hào)強(qiáng)度1、2與數(shù)據(jù)信號(hào)1的“1”/“0”相對(duì)應(yīng)，使信號(hào)強(qiáng)度3、4與數(shù)據(jù)信號(hào)2的“1”/“0”相對(duì)應(yīng)，并使信號(hào)強(qiáng)度5、6與數(shù)據(jù)信號(hào)3的“1”/“0”相對(duì)應(yīng)。然后，設(shè)定為在基本周期的前半部(“L”)輸出信號(hào)強(qiáng)度3～6中的任何一個(gè)、在基本周期的后半部(“H”)輸出信號(hào)強(qiáng)度1或2。
按照這種方式，可以將1個(gè)時(shí)鐘信號(hào)與3個(gè)數(shù)據(jù)信號(hào)合成為六值的多值邏輯信號(hào)，并根據(jù)信號(hào)強(qiáng)度將六值的多值邏輯信號(hào)分離為1個(gè)時(shí)鐘信號(hào)和3個(gè)數(shù)據(jù)信號(hào)。
如上所述，當(dāng)數(shù)據(jù)信號(hào)數(shù)為奇數(shù)時(shí)，在基本周期的前半部和后半部，所輸出的信號(hào)強(qiáng)度數(shù)不同。而當(dāng)數(shù)據(jù)信號(hào)數(shù)為偶數(shù)時(shí)，在基本周期的前半部和后半部，所輸出的信號(hào)強(qiáng)度數(shù)相同。因此，如考慮作為電路實(shí)現(xiàn)時(shí)的難易程度，則應(yīng)合成的數(shù)據(jù)信號(hào)數(shù)，最好為偶數(shù)個(gè)。
如根據(jù)圖11～圖13說明本發(fā)明的另一實(shí)施形態(tài)，則如下所述。此外，為便于說明，對(duì)與實(shí)施形態(tài)1～3中使用的構(gòu)件具有相同功能的構(gòu)件標(biāo)以相同的符號(hào)而將其說明省略。
在實(shí)施形態(tài)1～3中，舉例示出由發(fā)送側(cè)LSI2、12、32將1個(gè)或多個(gè)應(yīng)傳送的數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)合成而生成1個(gè)多值邏輯信號(hào)后將該多值邏輯信號(hào)通過1個(gè)合成信號(hào)傳送線路輸出到接收側(cè)LSI3、13、33并由接收側(cè)LSI3、13、33分離為原來的時(shí)鐘信號(hào)和原來的1個(gè)或多個(gè)數(shù)據(jù)信號(hào)的結(jié)構(gòu)。
這里，更具體地說，給出應(yīng)從發(fā)送側(cè)LSI向接收側(cè)LSI傳送的數(shù)據(jù)信號(hào)進(jìn)一步增多時(shí)的信號(hào)傳送系統(tǒng)的最佳結(jié)構(gòu)。
在圖11的信號(hào)傳送系統(tǒng)中，當(dāng)應(yīng)從發(fā)送側(cè)LSI42向接收側(cè)LSI43傳送的數(shù)據(jù)信號(hào)為n個(gè)數(shù)據(jù)信號(hào)1～n時(shí)，可以分別各安裝n個(gè)合成電路4及分離電路5，并將所有n個(gè)數(shù)據(jù)信號(hào)和分別與其同步的時(shí)鐘信號(hào)(共用)合成后作為多值邏輯信號(hào)傳送。
這種結(jié)構(gòu)，適用于應(yīng)傳送的多個(gè)數(shù)據(jù)信號(hào)1～n全部為同類型(性質(zhì)相同)的數(shù)據(jù)信號(hào)、例如按位數(shù)區(qū)分的顯示數(shù)據(jù)并以并行方式從發(fā)送側(cè)LSI42向接收側(cè)LSI43傳送的情況。
就是說，當(dāng)以并行方式通過多個(gè)傳送線路傳送顯示數(shù)據(jù)之類的同類型的信號(hào)時(shí)，通過使設(shè)置在所有傳送線路中的電路結(jié)構(gòu)相同，可以將因電路結(jié)構(gòu)的不同而引起的傳送線路間的偏差消除。
正如前已說明過的，傳送線路的制造偏差很難消除，電路結(jié)構(gòu)也是如此，即使進(jìn)行了高精度的設(shè)計(jì)，也無法避免制造偏差。因此，當(dāng)以并行方式通過多個(gè)傳送線路傳送顯示數(shù)據(jù)之類的同類型的信號(hào)時(shí)，如只將其中某個(gè)數(shù)據(jù)信號(hào)與時(shí)鐘信號(hào)合成并作為多值邏輯信號(hào)傳送而將其它的數(shù)據(jù)信號(hào)直接傳送，則影響更為嚴(yán)重。
與此不同，圖11的結(jié)構(gòu)，在所有的傳送線路中產(chǎn)生相同的制造偏差因而所受到的制造偏差的影響相同，所以能減低其影響。
另一方面，在圖12的信號(hào)傳送系統(tǒng)中，當(dāng)應(yīng)從發(fā)送側(cè)LSI52向接收側(cè)LSI53傳送的數(shù)據(jù)信號(hào)為n個(gè)數(shù)據(jù)信號(hào)1～n時(shí)，僅在其中的一部分?jǐn)?shù)據(jù)信號(hào)的傳送線路上設(shè)置合成部4和分離部5而合成為多值邏輯信號(hào)，其它的數(shù)據(jù)信號(hào)2～n直接傳送。在圖示的情況下，僅將數(shù)據(jù)信號(hào)1與時(shí)鐘信號(hào)合成后作為多值邏輯信號(hào)。
這種結(jié)構(gòu)，例如適用于在應(yīng)傳送的多個(gè)數(shù)據(jù)信號(hào)1～n中包括速度快的信號(hào)和速度慢的信號(hào)的情況。
就是說，速度快的數(shù)據(jù)信號(hào)，由于與其同步的時(shí)鐘信號(hào)的頻率高，所以存在著如上所述的確保建立/保持時(shí)間的問題，而速度慢的數(shù)據(jù)信號(hào)，由于與其同步的時(shí)鐘信的頻率低，所以使如上所述的建立/保持時(shí)間的問題得到緩和。
因此，當(dāng)應(yīng)傳送的數(shù)據(jù)信號(hào)為多個(gè)而且數(shù)據(jù)信號(hào)的速度不同時(shí)，只對(duì)存在著確保建立/保持時(shí)間的問題的速度快的數(shù)據(jù)信號(hào)采用本發(fā)明的結(jié)構(gòu)，而其它的速度慢的數(shù)據(jù)信號(hào)則直接進(jìn)行傳送，并只需對(duì)由分離部5分離出的時(shí)鐘信號(hào)進(jìn)行分頻使用即可。
按照這種結(jié)構(gòu)，與將所有的數(shù)據(jù)信號(hào)和與其建立同步的時(shí)鐘信號(hào)合成后傳送的情況相比，可以抑制電路規(guī)模。
另外，圖12的這種結(jié)構(gòu)，例如適用于應(yīng)傳送的多個(gè)數(shù)據(jù)信號(hào)1～n在傳送線路的長度上存在著差異的情況。
傳送線路長的數(shù)據(jù)信號(hào)，即使進(jìn)行同步的時(shí)鐘信號(hào)的頻率相同，也會(huì)使如上所述的時(shí)序偏差增大，因此，與傳送路徑短的數(shù)據(jù)信號(hào)相比，存在著確保建立/保持時(shí)間的問題。
因此，當(dāng)應(yīng)傳送的數(shù)據(jù)信號(hào)為多個(gè)而且數(shù)據(jù)信號(hào)的傳送路徑不同時(shí)，只對(duì)存在著確保建立/保持時(shí)間的問題的傳送路徑長的數(shù)據(jù)信號(hào)采用本發(fā)明的結(jié)構(gòu)，而其它的傳送路徑短的數(shù)據(jù)信號(hào)則直接進(jìn)行傳送。
按照這種結(jié)構(gòu)，與將所有的數(shù)據(jù)信號(hào)和與其建立同步的時(shí)鐘信號(hào)合成后傳送的情況相比，也可以抑制電路規(guī)模。
另外，圖12的信號(hào)傳送系統(tǒng)，以實(shí)例示出了將發(fā)送側(cè)邏輯電路和接收側(cè)邏輯電路安裝在不同的LSI52、53上的結(jié)構(gòu)，但如圖13所示，也適用于將發(fā)送側(cè)邏輯電路62和接收側(cè)邏輯電路63安裝在同一個(gè)LSI60上因而使傳送線路的長度相差很大的情況。
近年來，例如在液晶顯示裝置中使用的構(gòu)成液晶驅(qū)動(dòng)器的LSI等，為適應(yīng)使邊框變窄的需要而使LSI的縱橫尺寸比越來越大，因此，如圖13所示，變成了細(xì)長的形狀。在這種形狀的LSI60上，從配置在長度方向的一個(gè)端部的發(fā)送側(cè)邏輯電路62向配置在另一個(gè)端部的接收側(cè)邏輯電路63延伸的傳送路徑，與在設(shè)置于發(fā)送側(cè)邏輯電路62附近的接收側(cè)邏輯電路61和發(fā)送側(cè)邏輯電路62之間形成的傳送線路相比，增長了幾倍～幾十倍，其結(jié)果是，即使這些傳送路徑中的制造偏差相同，時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的時(shí)序偏差，也將增加幾倍～幾十倍。
因此，當(dāng)在安裝于這種寬高比大的LSI的邏輯電路之間傳送時(shí)鐘信號(hào)和與其同步的數(shù)據(jù)信號(hào)時(shí)，在因傳送線路的長度而在時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)之間存在著時(shí)序偏差的問題的情況下，也適于采用圖12所示的信號(hào)傳送系統(tǒng)的結(jié)構(gòu)。
順便說一下，作為圖13的LSI60的具體結(jié)構(gòu)，例如，使發(fā)送側(cè)邏輯電路62為控制器，配置在其附近的在時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)之間不存在時(shí)序偏差的問題的接收側(cè)邏輯電路61為高速緩沖存儲(chǔ)器，存在著該時(shí)序問題的接收側(cè)邏輯電路63為用于接口的移位寄存器。
另外，在上述的圖11及圖12中，舉例示出了在實(shí)施形態(tài)1中使用的合成部4及分離部5，但也可以構(gòu)成為采用實(shí)施形態(tài)2中使用的電流合成部14、分離部15并在接收側(cè)LSI43、53追加電流反射鏡電路20。同樣，也可以將在實(shí)施形態(tài)3所述的信號(hào)傳送系統(tǒng)中采用的合成部34及分離部35組合使用。
如根據(jù)圖14～圖19說明本發(fā)明的另一實(shí)施形態(tài)，則如下所述。此外，為便于說明，對(duì)與實(shí)施形態(tài)1～4中使用的構(gòu)件具有相同功能的構(gòu)件標(biāo)以相同的符號(hào)而將其說明省略。
在本實(shí)施形態(tài)中，示出將本發(fā)明的信號(hào)傳送系統(tǒng)應(yīng)用于液晶顯示裝置的液晶驅(qū)動(dòng)裝置的結(jié)構(gòu)。詳細(xì)地說，采用在將電壓信號(hào)用作多值邏輯信號(hào)并將1個(gè)二值數(shù)據(jù)信號(hào)與1個(gè)時(shí)鐘信號(hào)合成而生成三值的多值邏輯信號(hào)的實(shí)施形態(tài)1中說明過的信號(hào)傳送系統(tǒng)的結(jié)構(gòu)，并在液晶驅(qū)動(dòng)裝置的控制電路和源極驅(qū)動(dòng)電路之間以與時(shí)鐘信號(hào)同步的方式傳送作為數(shù)據(jù)信號(hào)的顯示數(shù)據(jù)。
這里，首先，用圖14～圖16說明采用本發(fā)明的信號(hào)傳送系統(tǒng)的液晶顯示裝置。在圖14中，示出作為液晶顯示裝置的一種類型的有源矩陣方式TFT液晶顯示裝置的一般結(jié)構(gòu)圖。
液晶顯示裝置，具有TFT方式的液晶板71、驅(qū)動(dòng)該液晶板71的液晶驅(qū)動(dòng)裝置70。液晶驅(qū)動(dòng)裝置70，由多個(gè)源極驅(qū)動(dòng)電路73…、多個(gè)柵極驅(qū)動(dòng)電路74…、控制電路72及液晶驅(qū)動(dòng)電源75構(gòu)成。
控制電路72，將數(shù)字化的顯示數(shù)據(jù)(例如，與紅、綠、藍(lán)對(duì)應(yīng)的RGB的各信號(hào))及各種控制信號(hào)輸出到源極驅(qū)動(dòng)電路73…，并將各種控制信號(hào)輸出到柵極驅(qū)動(dòng)電路74…。對(duì)源極驅(qū)動(dòng)電路73的主要控制信號(hào)，包括作為水平同步信號(hào)的后文所述的鎖存選通信號(hào)、起始脈沖信號(hào)、及用于源極驅(qū)動(dòng)器的時(shí)鐘信號(hào)等。另一方面，對(duì)柵極驅(qū)動(dòng)電路74的主要控制信號(hào)，包括垂直同步信號(hào)和用于柵極驅(qū)動(dòng)器的時(shí)鐘信號(hào)等。此外，圖中，將用于驅(qū)動(dòng)各源極驅(qū)動(dòng)電路73及各柵極驅(qū)動(dòng)電路74的電源線路的記載省略。
液晶驅(qū)動(dòng)電源75，向各源極驅(qū)動(dòng)電路73及各柵極驅(qū)動(dòng)電路74供給用于顯示的基準(zhǔn)電壓，并向液晶板71的對(duì)置電極供給用于顯示的公用電壓。
在這種液晶顯示裝置中，從外部輸入的數(shù)字顯示數(shù)據(jù)，在通過控制電路72進(jìn)行了時(shí)序控制等之后，作為顯示數(shù)據(jù)傳送到各源極驅(qū)動(dòng)電路73…。
各源極驅(qū)動(dòng)電路73，根據(jù)用于源極驅(qū)動(dòng)器的時(shí)鐘信號(hào)將所輸入的顯示數(shù)據(jù)以時(shí)分方式鎖存在內(nèi)部，然后，用從控制電路72輸入的鎖存選通信號(hào)進(jìn)行鎖存，并與該信號(hào)同步地進(jìn)行DA(數(shù)—模)轉(zhuǎn)換。接著，源極驅(qū)動(dòng)電路73，將通過DA轉(zhuǎn)換取得的用于灰度等級(jí)顯示的模擬電壓從液晶驅(qū)動(dòng)電壓輸出端子輸出到后文所述的各源極信號(hào)線80。
在圖15中示出液晶板71的主要部分結(jié)構(gòu)圖。在液晶板71上，以相互交叉的方式設(shè)置著由上述的源極驅(qū)動(dòng)電路73…驅(qū)動(dòng)的多條源極信號(hào)線80…及由上述的多個(gè)柵極驅(qū)動(dòng)電路74…驅(qū)動(dòng)的多條柵極信號(hào)線81…。在這些源極信號(hào)線80與柵極信號(hào)線81的各交叉點(diǎn)上，設(shè)置著象素電極83及用于控制對(duì)象素電極83的顯示電壓寫入的TFT82。另外，液晶層84，夾持在象素電極83和對(duì)置電極77之間，用以形成象素電容。圖中，由A示出的區(qū)域，相當(dāng)于1個(gè)象素部分。
從源極驅(qū)動(dòng)電路73向源極信號(hào)線80…施加與顯示對(duì)象的象素亮度對(duì)應(yīng)的灰度等級(jí)顯示電壓，從柵極驅(qū)動(dòng)電路74…向柵極信號(hào)線81…施加使沿縱向排列的TFT82依次導(dǎo)通的掃描信號(hào)。當(dāng)通過導(dǎo)通狀態(tài)的TFT82向與該TFT82的漏極連接的象素電極83施加源極信號(hào)線80的電壓時(shí)，使象素電極83和對(duì)置電極77之間的液晶層84的透光率改變，從而進(jìn)行顯示。
在圖16中示出源極驅(qū)動(dòng)電路73的框圖。在源極驅(qū)動(dòng)電路73上，如上所述，輸入起始脈沖信號(hào)(SP)、時(shí)鐘信號(hào)(CK)、鎖存選通信號(hào)(LS)、紅、綠、藍(lán)的數(shù)字顯示數(shù)據(jù)(DR)、及基準(zhǔn)電壓(VR)。
從控制電路72傳送來的紅、綠、藍(lán)的數(shù)字顯示數(shù)據(jù)(例如，各為8位)，由輸入鎖存電路91暫時(shí)鎖存。另一方面，用于控制紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)的傳送的起始脈沖信號(hào)，與時(shí)鐘信號(hào)建立同步而傳送到移位寄存器90內(nèi)，并作為起始脈沖信號(hào)SP(級(jí)聯(lián)輸出信號(hào)S)從移位寄存器90的最末級(jí)輸出到下一級(jí)的源極驅(qū)動(dòng)電路73。
將先前暫時(shí)由輸入鎖存電路91鎖存的紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)與從該移位寄存90的各級(jí)輸出的信號(hào)同步地以時(shí)分方式暫時(shí)存儲(chǔ)在抽樣存儲(chǔ)電路92內(nèi)，同時(shí)輸出到下一個(gè)保持存儲(chǔ)電路93。
在將與畫面的水平線的象素對(duì)應(yīng)的紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)存儲(chǔ)在抽樣存儲(chǔ)電路92內(nèi)之后，保持存儲(chǔ)電路93，根據(jù)鎖存選通信號(hào)(水平同步信號(hào))取入抽樣存儲(chǔ)電路92的輸出信號(hào)，并輸出到下一個(gè)電平移動(dòng)電路94，同時(shí)在輸入下一個(gè)鎖存選通信號(hào)以前保持該顯示數(shù)據(jù)。
電平移動(dòng)電路94，是為使信號(hào)電平適合于用于處理對(duì)液晶板71的施加電壓電平的下一級(jí)的DA轉(zhuǎn)換電路95而通過升壓等對(duì)其進(jìn)行變換的電路，基準(zhǔn)電壓發(fā)生電路97，根據(jù)從上述液晶驅(qū)動(dòng)電源75輸入的基準(zhǔn)電壓VR產(chǎn)生用于灰度等級(jí)顯示的各種模擬電壓，并將其輸出到DA轉(zhuǎn)換電路95。
DA轉(zhuǎn)換電路95，根據(jù)由電平移動(dòng)電路94進(jìn)行了電平變換的紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)從由基準(zhǔn)電壓發(fā)生電路97供給的各種模擬電壓選擇1個(gè)模擬電壓。進(jìn)行該灰度等級(jí)顯示的模擬電壓，從各液晶驅(qū)動(dòng)電壓輸出端子98通過輸出電路96輸出到液晶板71的各源極信號(hào)線80。
輸出電路96，基本上是用于低阻抗變換的緩沖電路，例如，由采用了差動(dòng)放大電路的電壓輸出器電路構(gòu)成。
在圖17的框圖中，給出一種在圖14所示的液晶驅(qū)動(dòng)裝置70中的控制電路72和源極驅(qū)動(dòng)電路73之間采用了將紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)(DR、DG、DB)和時(shí)鐘信號(hào)(CK)合成為多值邏輯信號(hào)后傳送的結(jié)構(gòu)的源極驅(qū)動(dòng)電路的結(jié)構(gòu)。在下文中，將采用了本發(fā)明的結(jié)構(gòu)的源極驅(qū)動(dòng)電路的構(gòu)件序號(hào)定為73’，并將采用了本發(fā)明的結(jié)構(gòu)的控制電路的構(gòu)件序號(hào)定為72’，以示區(qū)別。
由圖中未示出的控制電路將紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)(DR、DG、DB)和時(shí)鐘信號(hào)(CK)合成為多值邏輯信號(hào)，并將其作為紅、綠、藍(lán)多值信號(hào)(CKDR、CKDG、CKDB)輸入到圖17的源極驅(qū)動(dòng)電路73’。在源極驅(qū)動(dòng)電路73’中，設(shè)有分離部86，用于將紅、綠、藍(lán)多值信號(hào)(CKDR、CKDG、CKDB)分離為原來的紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)(DR、DG、DB)和時(shí)鐘信號(hào)(CK)。
在圖18中，示出將紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)(DR、DG、DB)和時(shí)鐘信號(hào)(CK)合成為多值邏輯信號(hào)(CKDR、CKDG、CKDB)的控制電路72’的主要部分、以及源極驅(qū)動(dòng)電路73’的主要部分。
在圖18中，將紅數(shù)字顯示數(shù)據(jù)(DR)設(shè)定為數(shù)據(jù)信號(hào)R1～Rn，將綠數(shù)字顯示數(shù)據(jù)(DG)設(shè)定為數(shù)據(jù)信號(hào)G1～Gn，將藍(lán)數(shù)字顯示數(shù)據(jù)(DB)設(shè)定為數(shù)據(jù)信號(hào)B1～Bn。這里，當(dāng)紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)(DR、DG、DB)分別為8位的數(shù)字信號(hào)時(shí)，n＝8。
在控制電路72’側(cè)，在紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)(DR、DG、DB)的所有各信號(hào)線上設(shè)置合成部88。就是說，當(dāng)紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)(DR、DG、DB)分別為8位的數(shù)字信號(hào)時(shí)，應(yīng)設(shè)置8×3合計(jì)24個(gè)合成部88。
作為上述合成部88，由于各數(shù)據(jù)信號(hào)R1～Rn、G1～Gn、B1～Bn全部為二值數(shù)據(jù)信號(hào)，所以具有與實(shí)施形態(tài)1中說明過的合成部4相同的電路結(jié)構(gòu)。當(dāng)然，當(dāng)多值邏輯信號(hào)為電流信號(hào)時(shí)，其結(jié)構(gòu)與實(shí)施形態(tài)2中所述的合成部14相同。
另外，在源極驅(qū)動(dòng)電路73’中，設(shè)置著數(shù)量與控制電路72’所設(shè)有的合成部88…相對(duì)應(yīng)的分離部87…。就是說，當(dāng)紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)(DR、DG、DB)分別為8位的數(shù)字信號(hào)時(shí)，應(yīng)設(shè)置8×3合計(jì)24個(gè)分離部87。
作為上述分離部87，由于各數(shù)據(jù)信號(hào)R1～Rn、G1～Gn、B1～Bn全部為二值數(shù)據(jù)信號(hào)、且合成為三值的多值邏輯信號(hào)，所以具有與實(shí)施形態(tài)1中說明過的分離部5相同的電路結(jié)構(gòu)。當(dāng)然，當(dāng)多值邏輯信號(hào)為電流信號(hào)時(shí)，其結(jié)構(gòu)與實(shí)施形態(tài)2中所述的分離部15相同。
從各分離部87將分離后的數(shù)據(jù)信號(hào)R1～Rn、G1～Gn、B1～Bn和分離后的時(shí)鐘信號(hào)成對(duì)地輸出到輸入鎖存電路91’。然后，將由其中的1個(gè)分離部87輸出的1個(gè)時(shí)鐘信號(hào)作為代表性的時(shí)鐘信號(hào)輸出到移位寄存器90。
在圖19中，示出成對(duì)地輸入分離后的數(shù)據(jù)信號(hào)R1～Rn、G1～Gn、B1～Bn和分離后的時(shí)鐘信號(hào)的輸入鎖存電路91’的結(jié)構(gòu)例。
輸入鎖存電路91’，由按每個(gè)分離部87設(shè)置的鎖存電路部85…構(gòu)成。鎖存電路部85，備有2個(gè)鎖存電路99a、99b。在2個(gè)鎖存電路99a、99b的各數(shù)據(jù)輸入端子上，輸入從分離部87輸出的數(shù)據(jù)信號(hào)。另一方面，將從分離部87輸出的時(shí)鐘信號(hào)由AND電路78a進(jìn)行與流過信號(hào)線79的控制信號(hào)之間的AND運(yùn)算后輸入到鎖存電路99a的時(shí)鐘端子上。另外，將從分離部87輸出的時(shí)鐘信號(hào)由AND電路78b進(jìn)行與流過信號(hào)線79的控制信號(hào)的反相信號(hào)之間的AND運(yùn)算后輸入到鎖存電路99b的時(shí)鐘端子上。
按照這種結(jié)構(gòu)，2個(gè)觸發(fā)電路99a、99b，交替地動(dòng)作而由時(shí)鐘信號(hào)對(duì)數(shù)據(jù)信號(hào)進(jìn)行鎖存。其結(jié)果是，可以使數(shù)據(jù)信號(hào)的信號(hào)線數(shù)加倍，例如，由24條信號(hào)線輸入的信號(hào)，變?yōu)楹嫌?jì)48個(gè)信號(hào)。
當(dāng)信號(hào)線數(shù)加倍時(shí)，使移位寄存器90的動(dòng)作頻率減小1/2，因而可以使動(dòng)作容限增加一倍。其結(jié)果是，即使將由各分離部87分離的時(shí)鐘信號(hào)中的任何一個(gè)時(shí)鐘信號(hào)輸入到移位寄存器90內(nèi)，也可以動(dòng)作而不發(fā)生任何問題。
另外，關(guān)于從多個(gè)分離部87…傳送的多個(gè)時(shí)鐘信號(hào)的使用，也可以采用判優(yōu)電路選擇時(shí)序最為適當(dāng)?shù)臅r(shí)鐘信號(hào)，并將其作為代表性的時(shí)鐘信號(hào)輸入到移位寄存器90。
如上所述，在本實(shí)施形態(tài)中，對(duì)液晶驅(qū)動(dòng)裝置的液晶顯示裝置中的控制電爐和源極驅(qū)動(dòng)電路采用了本發(fā)明的信號(hào)傳送系統(tǒng)，而且，與時(shí)鐘信號(hào)合成為多值邏輯信號(hào)的數(shù)據(jù)信號(hào)為紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)，而不是起始脈沖等信號(hào)。
由于紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)是比起始脈沖或鎖存選通信號(hào)變化快的信號(hào)，所以建立/保持時(shí)間的限制比較嚴(yán)格，因而當(dāng)驅(qū)動(dòng)頻率加快和傳送線路延長時(shí)將使時(shí)序的設(shè)計(jì)變得難于進(jìn)行。因此，與將時(shí)鐘信號(hào)和起始脈沖或鎖存選通信號(hào)合成相比，與紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)合成更為適當(dāng)。
另外，在將紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)和時(shí)鐘信號(hào)合成的結(jié)構(gòu)中，在紅、綠、藍(lán)數(shù)字顯示數(shù)據(jù)(DR、DG、DB)的所有信號(hào)線上設(shè)置合成部88和分離部87，并使所有信號(hào)線上的電路結(jié)構(gòu)相同，所以，可以將因電路結(jié)構(gòu)的不同而引起的傳送線路間的偏差消除。
如上所述，本發(fā)明的信號(hào)傳送方法，其特征在于當(dāng)在2個(gè)邏輯電路之間從一方向另一方傳送與時(shí)鐘信號(hào)同步的邏輯數(shù)據(jù)信號(hào)時(shí)，在發(fā)送側(cè)將時(shí)鐘信號(hào)與邏輯數(shù)據(jù)信號(hào)合成為多值邏輯信號(hào)后輸出，在接收側(cè)將該多值邏輯信號(hào)分離為原來的時(shí)鐘信號(hào)及原來的邏輯數(shù)據(jù)信號(hào)。
按照這種方法，在時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)之間，不存在因傳送線路的不同而引起的時(shí)序偏差。
其結(jié)果是，無需在接收側(cè)的邏輯電路中設(shè)置PLL電路之類的復(fù)雜同步電路即可將接收側(cè)的建立/保持時(shí)間的限制消除，因而可以適應(yīng)今后的高速化的時(shí)鐘信號(hào)的進(jìn)一步高速化及傳送線路的進(jìn)一步延長。
如上所述，本發(fā)明的第1邏輯電路，構(gòu)成為至少備有一個(gè)將1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)合成為1個(gè)多值邏輯信號(hào)的第1合成裝置。
按照這種結(jié)構(gòu)，可以由第1合成裝置將1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的1個(gè)邏輯數(shù)據(jù)信號(hào)合成為1個(gè)多值邏輯信號(hào)，所以在由這種邏輯電路傳送的時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)之間不存在因傳送線路的不同而引起的時(shí)序偏差。
其結(jié)果是，按以上的信號(hào)傳送方法所述，將該邏輯電路作為時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)的發(fā)送側(cè)邏輯電路并與后文所述的適用于本發(fā)明的接收側(cè)的邏輯電路組合，即可取得可以適應(yīng)今后的高速化的時(shí)鐘信號(hào)的進(jìn)一步高速化及傳送線路的進(jìn)一步延長的效果。
另外，如上所述，本發(fā)明的第2邏輯電路，構(gòu)成為至少備有一個(gè)將1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的多個(gè)邏輯數(shù)據(jù)信號(hào)合成為1個(gè)多值邏輯信號(hào)的第2合成裝置。
按照這種結(jié)構(gòu)，可以由第2合成裝置將1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的多個(gè)邏輯數(shù)據(jù)信號(hào)合成為1個(gè)多值邏輯信號(hào)，所以在由這種邏輯電路傳送的時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)之間不存在因傳送線路的不同而引起的時(shí)序偏差。此外，在這種情況下，由于將1個(gè)時(shí)鐘信號(hào)和多個(gè)邏輯數(shù)據(jù)信號(hào)合成，所以與對(duì)1個(gè)邏輯數(shù)據(jù)信號(hào)進(jìn)行合成相比，可以提高邏輯數(shù)據(jù)信號(hào)的傳送效率。
其結(jié)果是，按以上的信號(hào)傳送方法所述，將該邏輯電路作為時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)的發(fā)送側(cè)邏輯電路并與后文所述的適用于本發(fā)明的接收側(cè)的邏輯電路組合，即可取得可以適應(yīng)今后的高速化的時(shí)鐘信號(hào)的進(jìn)一步高速化及傳送線路的進(jìn)一步延長的效果。
另外，上述的作為發(fā)送側(cè)邏輯電路的本發(fā)明的第1及第2邏輯電路，其特征還在于在所發(fā)送的邏輯數(shù)據(jù)信號(hào)中，包括速度快的邏輯數(shù)據(jù)信號(hào)和速度慢的邏輯數(shù)據(jù)信號(hào)，上述第1合成裝置或第2合成裝置，設(shè)定為將速度快的邏輯數(shù)據(jù)信號(hào)與時(shí)鐘信號(hào)進(jìn)行合成。
速度快的邏輯數(shù)據(jù)信號(hào)，由于與其同步的時(shí)鐘信號(hào)的頻率高，所以存在著如上所述的確保建立/保持時(shí)間的問題，而速度慢的邏輯數(shù)據(jù)信號(hào)，由于與其同步的時(shí)鐘信的頻率低，所以使如上所述的建立/保持時(shí)間的問題得到緩和。
因此，當(dāng)應(yīng)傳送的邏輯數(shù)據(jù)信號(hào)為多個(gè)而且邏輯數(shù)據(jù)信號(hào)的速度不同時(shí)，只對(duì)存在著確保建立/保持時(shí)間的問題的速度快的邏輯數(shù)據(jù)信號(hào)采用本發(fā)明的結(jié)構(gòu)，而其它的速度慢的邏輯數(shù)據(jù)信號(hào)則直接進(jìn)行傳送，并只需對(duì)分離后的時(shí)鐘信號(hào)進(jìn)行分頻使用即可。
按照這種結(jié)構(gòu)，與將所有的數(shù)據(jù)信號(hào)和使其建立同步的時(shí)鐘信號(hào)合成后傳送的情況相比，可以同時(shí)取得抑制電路規(guī)模的效果。
另外，上述的作為發(fā)送側(cè)邏輯電路的本發(fā)明的第1及第2邏輯電路，其特征還在于在所發(fā)送的邏輯數(shù)據(jù)信號(hào)中，包括傳送路徑長的邏輯數(shù)據(jù)信號(hào)和傳送路徑短的邏輯數(shù)據(jù)信號(hào)，上述第1合成裝置或第2合成裝置，設(shè)定為將傳送路徑長的邏輯數(shù)據(jù)信號(hào)與時(shí)鐘信號(hào)進(jìn)行合成。
與信號(hào)速度一樣，傳送路徑長的邏輯數(shù)據(jù)信號(hào)，即使進(jìn)行同步的時(shí)鐘信號(hào)的頻率相同，也會(huì)使如上所述的時(shí)序偏差增大，因此，與傳送路徑短的邏輯數(shù)據(jù)信號(hào)相比，存在著確保建立/保持時(shí)間的問題。
因此，當(dāng)應(yīng)傳送的邏輯數(shù)據(jù)信號(hào)為多個(gè)而且邏輯數(shù)據(jù)信號(hào)的傳送路徑不同時(shí)，只對(duì)存在著確保建立/保持時(shí)間的問題的傳送路徑長的邏輯數(shù)據(jù)信號(hào)采用本發(fā)明的結(jié)構(gòu)，而其它的傳送路徑短的邏輯數(shù)據(jù)信號(hào)則直接進(jìn)行傳送。
按照這種結(jié)構(gòu)，與將所有的邏輯數(shù)據(jù)信號(hào)和與其建立同步的時(shí)鐘信號(hào)合成后傳送的情況相比，也可以同時(shí)取得抑制電路規(guī)模的效果。
另外，上述的作為發(fā)送側(cè)邏輯電路的本發(fā)明的第1及第2邏輯電路，其特征還在于包括類型相同的多個(gè)邏輯數(shù)據(jù)信號(hào)，上述第1合成裝置或第2合成裝置，按所合成的1個(gè)邏輯數(shù)據(jù)信號(hào)、或按所合成的多個(gè)邏輯數(shù)據(jù)信號(hào)的每1個(gè)進(jìn)行設(shè)置，以使同類型的邏輯數(shù)據(jù)信號(hào)之間電路結(jié)構(gòu)均衡。
例如，當(dāng)所合成的邏輯數(shù)據(jù)信號(hào)為多個(gè)按位數(shù)區(qū)分的顯示數(shù)據(jù)之類的同類型的信號(hào)時(shí)，通過使設(shè)置在所有傳送線路中的電路結(jié)構(gòu)相同，在所有的傳送線路中產(chǎn)生相同的制造偏差因而可以受到同樣的制造偏差的影響，所以可以同時(shí)取得能夠減小因電路結(jié)構(gòu)的不同而引起的影響的效果。
另外，上述的作為發(fā)送側(cè)邏輯電路的本發(fā)明的第1及第2邏輯電路，其特征還在于上述第1合成裝置或第2合成裝置，由具有彼此不同的信號(hào)強(qiáng)度的多個(gè)信號(hào)強(qiáng)度源、設(shè)置在上述多個(gè)信號(hào)強(qiáng)度源與輸出上述多值邏輯信號(hào)的輸出部之間的多個(gè)開關(guān)群構(gòu)成，該開關(guān)群，由應(yīng)合成的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)控制。
這里提出了上述第1合成裝置或第2合成裝置的一具體例，按照該具體例，可以取得使上述第1合成裝置或第2合成裝置易于獲得并易于實(shí)現(xiàn)作為發(fā)送側(cè)邏輯電路的本發(fā)明的邏輯電路的效果。
另外，上述的作為發(fā)送側(cè)邏輯電路的本發(fā)明的第1及第2邏輯電路，其特征還在于上述第1合成裝置或第2合成裝置，合成為作為電壓信號(hào)的多值邏輯信號(hào)。
當(dāng)使多值邏輯信號(hào)為電壓信號(hào)時(shí)，可以很容易地由CMOS的邏輯電路實(shí)現(xiàn)，因此，可以同時(shí)取得使電路設(shè)計(jì)易于進(jìn)行的效果。
另外，上述的作為發(fā)送側(cè)邏輯電路的本發(fā)明的第1及第2邏輯電路，其特征還在于上述第1合成裝置或第2合成裝置，合成為作為電流信號(hào)的多值邏輯信號(hào)。
當(dāng)使多值邏輯信號(hào)為電流信號(hào)時(shí)，在結(jié)構(gòu)上可以很容易地利用CMOS元件的穩(wěn)流作用，因而可以實(shí)現(xiàn)幾乎沒有電壓振幅的信號(hào)傳送，所以可以同時(shí)取得能夠減低干擾輻射的效果。
如上所述，本發(fā)明的第3邏輯電路，構(gòu)成為至少備有一個(gè)將由1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的1個(gè)邏輯數(shù)據(jù)信號(hào)合成后的多值邏輯信號(hào)分離為原來的1個(gè)時(shí)鐘信號(hào)和原來的1個(gè)邏輯數(shù)據(jù)信號(hào)的第1分離裝置。
按照這種結(jié)構(gòu)，可以由第1分離裝置將由1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的1個(gè)邏輯數(shù)據(jù)信號(hào)合成為1個(gè)邏輯數(shù)據(jù)信號(hào)后的信號(hào)分離為原來的1個(gè)時(shí)鐘信號(hào)和原來的1個(gè)邏輯數(shù)據(jù)信號(hào)，所以在由這種邏輯電路接收的時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)之間不存在因傳送線路的不同而引起的時(shí)序偏差。
其結(jié)果是，按以上的信號(hào)傳送方法所述，將該邏輯電路作為時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)的發(fā)送側(cè)邏輯電路并與上述的適用于本發(fā)明的發(fā)送側(cè)的邏輯電路組合，可取得能夠適應(yīng)今后的高速化的時(shí)鐘信號(hào)的進(jìn)一步高速化及傳送線路的進(jìn)一步延長的效果。
如上所述，本發(fā)明的第4邏輯電路，構(gòu)成為至少備有一個(gè)將由1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的多個(gè)邏輯數(shù)據(jù)信號(hào)合成后的多值邏輯信號(hào)分離為原來的1個(gè)時(shí)鐘信號(hào)和原來的多個(gè)邏輯數(shù)據(jù)信號(hào)的第2分離裝置。
按照這種結(jié)構(gòu)，可以由第2分離裝置將由1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的多個(gè)邏輯數(shù)據(jù)信號(hào)合成為1個(gè)邏輯數(shù)據(jù)信號(hào)后的信號(hào)分離為原來的1個(gè)時(shí)鐘信號(hào)和原來的多個(gè)邏輯數(shù)據(jù)信號(hào)，所以在由這種邏輯電路接收的時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)之間不存在因傳送線路的不同而引起的時(shí)序偏差。
其結(jié)果是，按以上的信號(hào)傳送方法所述，將該邏輯電路作為時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)的發(fā)送側(cè)邏輯電路并與上述的適用于本發(fā)明的發(fā)送側(cè)的邏輯電路組合，可取得能夠適應(yīng)今后的高速化的時(shí)鐘信號(hào)的進(jìn)一步高速化及傳送線路的進(jìn)一步延長的效果。
上述的作為接收側(cè)邏輯電路的本發(fā)明的第3及第4邏輯電路，其特征在于上述第1分離裝置或第2分離裝置，在根據(jù)信號(hào)強(qiáng)度將時(shí)鐘信號(hào)從多值邏輯信號(hào)分離的同時(shí)將1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)的邏輯值復(fù)原，并用分離后的時(shí)鐘信號(hào)從上述邏輯值復(fù)原1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)的波形。
如上所述，在根據(jù)信號(hào)強(qiáng)度將時(shí)鐘信號(hào)從多值邏輯信號(hào)分離的同時(shí)將1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)的邏輯值復(fù)原并用分離后的時(shí)鐘信號(hào)從上述邏輯值復(fù)原1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)的波形，從而可以很容易地分離為原來的時(shí)鐘信號(hào)和與其同步的原來的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)。
按照這種方式，可以同時(shí)取得使上述第1分離裝置或第2分離裝置易于獲得并易于實(shí)現(xiàn)作為發(fā)送側(cè)邏輯電路的本發(fā)明的邏輯電路的效果。
上述的作為接收側(cè)邏輯電路的本發(fā)明的第3及第4邏輯電路，其特征還在于上述第1分離裝置或第2分離裝置，分離作為電壓信號(hào)的多值邏輯信號(hào)。
如上所述，當(dāng)使多值邏輯信號(hào)為電壓信號(hào)時(shí)，可以很容易地由CMOS的邏輯電路實(shí)現(xiàn)，因此，可以同時(shí)取得使電路設(shè)計(jì)易于進(jìn)行的效果。
另外，上述的作為接收側(cè)邏輯電路的本發(fā)明的第3及第4邏輯電路，其特征還在于上述第1分離裝置或第2分離裝置，分離作為電流信號(hào)的多值邏輯信號(hào)。
如上所述，當(dāng)使多值邏輯信號(hào)為電流信號(hào)時(shí)，在結(jié)構(gòu)上可以很容易地利用CMOS元件的穩(wěn)流作用，因而可以實(shí)現(xiàn)幾乎沒有電壓振幅的信號(hào)傳送，所以可以同時(shí)取得能夠減低干擾輻射的效果。
另外，上述的作為接收側(cè)邏輯電路的本發(fā)明的第3邏輯電路，其特征還在于上述第1分離裝置，由根據(jù)信號(hào)強(qiáng)度將時(shí)鐘信號(hào)從多值邏輯信號(hào)復(fù)原的時(shí)鐘復(fù)原電路、根據(jù)信號(hào)強(qiáng)度將1個(gè)邏輯數(shù)據(jù)信號(hào)的邏輯值從多值邏輯信號(hào)復(fù)原而生成邏輯值復(fù)原數(shù)據(jù)信號(hào)的邏輯值復(fù)原電路、及利用由上述時(shí)鐘復(fù)原電路復(fù)原的時(shí)鐘信號(hào)對(duì)由該邏輯值復(fù)原電路生成的邏輯值復(fù)原數(shù)據(jù)信號(hào)進(jìn)行鎖存的鎖存電路構(gòu)成。
這里提出了上述第1分離裝置的一具體例，按照該具體例，可以同時(shí)取得使上述第1分離裝置或第2分離裝置易于獲得并易于實(shí)現(xiàn)作為接收側(cè)邏輯電路的本發(fā)明的邏輯電路的效果。
另外，上述的作為接收側(cè)邏輯電路的本發(fā)明的第4邏輯電路，其特征還在于上述第2分離裝置，由根據(jù)信號(hào)強(qiáng)度將時(shí)鐘信號(hào)從多值邏輯信號(hào)復(fù)原的時(shí)鐘復(fù)原電路、按照所合成的邏輯數(shù)據(jù)信號(hào)數(shù)設(shè)置了多個(gè)系統(tǒng)的根據(jù)信號(hào)強(qiáng)度將規(guī)定的邏輯數(shù)據(jù)信號(hào)的邏輯值從多值邏輯信號(hào)復(fù)原而生成邏輯值復(fù)原數(shù)據(jù)信號(hào)的邏輯值復(fù)原電路、及利用由上述時(shí)鐘復(fù)原電路復(fù)原的時(shí)鐘信號(hào)對(duì)由該邏輯值復(fù)原電路生成的邏輯值復(fù)原數(shù)據(jù)信號(hào)進(jìn)行鎖存的鎖存電路構(gòu)成。
這里提出了上述第2分離裝置的一具體例，按照該具體例，可以同時(shí)取得使上述第2分離裝置易于獲得并易于實(shí)現(xiàn)作為接收側(cè)邏輯電路的本發(fā)明的邏輯電路的效果。
另外，上述的作為接收側(cè)邏輯電路的本發(fā)明的第3及第4邏輯電路，其特征在于上述分離裝置，還備有將由時(shí)鐘復(fù)原電路復(fù)原的時(shí)鐘信號(hào)和由邏輯值復(fù)原電路生成的邏輯值復(fù)原數(shù)據(jù)信號(hào)的信號(hào)邊沿錯(cuò)開的延遲電路。
復(fù)原后的時(shí)鐘信號(hào)和復(fù)原后的邏輯值復(fù)原數(shù)據(jù)信號(hào)，由于邊沿重疊而很容易在鎖存電路中引起邏輯誤動(dòng)作。因此，按如上結(jié)構(gòu)，設(shè)置延遲電路，將復(fù)原后的時(shí)鐘信號(hào)和復(fù)原后的邏輯值復(fù)原數(shù)據(jù)信號(hào)的信號(hào)邊沿錯(cuò)開，可以同時(shí)取得防止在鎖存電路中引起邏輯誤動(dòng)作的效果。
另外，在這種情況下，延遲電路，最好配置在時(shí)鐘復(fù)原電路的輸出側(cè)或邏輯值復(fù)原電路的輸出側(cè)。
在將延遲電路設(shè)置在時(shí)鐘復(fù)原電路的輸入側(cè)或邏輯值復(fù)原電路的輸入側(cè)時(shí)，由于是將多值邏輯信號(hào)本身延遲，所以作為延遲電路必須是模擬電路。與此不同，在將延遲電路設(shè)置在時(shí)鐘復(fù)原電路的輸出側(cè)或邏輯值復(fù)原電路的輸出側(cè)時(shí)，所延遲的是邏輯數(shù)據(jù)信號(hào)或H/L的時(shí)鐘信號(hào)，所以可以采用通常在邏輯電路中使用的延遲電路。
如上所述，本發(fā)明的信號(hào)傳送系統(tǒng)，由上述的作為發(fā)送側(cè)邏輯電路的本發(fā)明的第1及第2邏輯電路及上述的作為接收側(cè)邏輯電路的本發(fā)明的第3及第4邏輯電路構(gòu)成。
正如前已說明過的，按照這種結(jié)構(gòu)，可以將時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)合成為一個(gè)信號(hào)并通過一個(gè)傳送線路發(fā)送，所以在時(shí)鐘信號(hào)和邏輯數(shù)據(jù)信號(hào)之間不存在因傳送線路的不同而引起的時(shí)序偏差。
其結(jié)果是，無需在接收側(cè)的邏輯電路中設(shè)置PLL電路之類的復(fù)雜同步電路即可將接收側(cè)的建立/保持時(shí)間的限制消除，因而可以同時(shí)取得能夠適應(yīng)今后的使高速化的時(shí)鐘信號(hào)進(jìn)一步高速化及傳送線路的進(jìn)一步延長的效果。
如上所述，本發(fā)明的液晶驅(qū)動(dòng)裝置，構(gòu)成為將上述的作為發(fā)送側(cè)邏輯電路的本發(fā)明的第1及第2邏輯電路應(yīng)用于上述控制電路，并將上述的作為接收側(cè)邏輯電路的本發(fā)明的第3及第4邏輯電路應(yīng)用于源極驅(qū)動(dòng)電路。
液晶驅(qū)動(dòng)裝置，隨著液晶板的大型化等，存在著使驅(qū)動(dòng)頻率越來越高的傾向。此外，為適應(yīng)使邊框變窄的需要，使構(gòu)成液晶驅(qū)動(dòng)裝置的源極驅(qū)動(dòng)電路等半導(dǎo)體裝置的寬高比越來越大，并使在半導(dǎo)體裝置之間進(jìn)行連接的傳送線路也隨之延長。
因此，通過適當(dāng)?shù)匕惭b實(shí)現(xiàn)如上所述的本發(fā)明的信號(hào)傳送方法的上述本發(fā)明的邏輯電路并采用本發(fā)明的信號(hào)傳送系統(tǒng)，可以取得實(shí)現(xiàn)能夠適應(yīng)因液晶板的大型化等而導(dǎo)致的驅(qū)動(dòng)頻率的高速化及傳送線路的延長的優(yōu)良的液晶驅(qū)動(dòng)裝置的效果。
另外，上述的本發(fā)明的液晶驅(qū)動(dòng)置，其特征在于將時(shí)鐘信號(hào)和數(shù)字顯示數(shù)據(jù)信號(hào)合成。
數(shù)字顯示數(shù)據(jù)，是比作為起始脈沖或鎖存選通信號(hào)等邏輯數(shù)據(jù)信號(hào)的控制信號(hào)變化快的信號(hào)，所以建立/保持時(shí)間的限制比較嚴(yán)格，因而當(dāng)驅(qū)動(dòng)頻率加快和傳送線路延長時(shí)將使時(shí)序的設(shè)計(jì)變得難于進(jìn)行。因此，最好是將時(shí)鐘信號(hào)和數(shù)字顯示數(shù)據(jù)信號(hào)合成。
另外，在這種情況下，特別是，控制電路側(cè)的上述第1合成裝置或第2合成裝置、及源極驅(qū)動(dòng)電路側(cè)的上述第1分離裝置或第2分離裝置，最好按所合成的1個(gè)或所合成的多個(gè)數(shù)字顯示數(shù)據(jù)信號(hào)的每1個(gè)進(jìn)行設(shè)置，以使所有數(shù)字顯示數(shù)據(jù)信號(hào)之間電路結(jié)構(gòu)均衡。
在發(fā)明的各項(xiàng)詳細(xì)說明中所列舉的具體的實(shí)施形態(tài)或?qū)嵤├?，只是為了說明本發(fā)明的技術(shù)內(nèi)容，而不應(yīng)狹義地理解為只限定于上述的具體例，在本發(fā)明的精神和和以下記載的專利權(quán)利要求的范圍內(nèi)，可以實(shí)施各種各樣的變更。
權(quán)利要求
1.一種信號(hào)傳送方法，其特征在于當(dāng)在2個(gè)邏輯電路(2、12、32、42、52、62)(3、13、33、43、53、63)之間從一方向另一方傳送與時(shí)鐘信號(hào)同步的邏輯數(shù)據(jù)信號(hào)時(shí)，在發(fā)送側(cè)將時(shí)鐘信號(hào)與邏輯數(shù)據(jù)信號(hào)合成為多值邏輯信號(hào)后輸出，在接收側(cè)將該多值邏輯信號(hào)分離為原來的時(shí)鐘信號(hào)及原來的邏輯數(shù)據(jù)信號(hào)。
2.一種邏輯電路(2、12、32、42、52、62)，用于將時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的邏輯數(shù)據(jù)信號(hào)發(fā)送到其它邏輯電路，該邏輯電路(2、12、32、42、52、62)的特征在于至少備有一個(gè)將1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)合成為1個(gè)多值邏輯信號(hào)的合成裝置(4、14、34)。
3.根據(jù)權(quán)利要求2所述的邏輯電路(2、12、32、42、52、62)，其特征在于在所發(fā)送的邏輯數(shù)據(jù)信號(hào)中，包括速度快的邏輯數(shù)據(jù)信號(hào)和速度慢的邏輯數(shù)據(jù)信號(hào)，上述合成裝置(4、14、34)，設(shè)定為將速度快的邏輯數(shù)據(jù)信號(hào)與時(shí)鐘信號(hào)進(jìn)行合成。
4.根據(jù)權(quán)利要求2所述的邏輯電路(62)，其特征在于在所發(fā)送的邏輯數(shù)據(jù)信號(hào)中，包括傳送路徑長的邏輯數(shù)據(jù)信號(hào)和傳送路徑短的邏輯數(shù)據(jù)信號(hào)，上述合成裝置(4、14、34)，設(shè)定為將傳送路徑長的邏輯數(shù)據(jù)信號(hào)與時(shí)鐘信號(hào)進(jìn)行合成。
5.根據(jù)權(quán)利要求2所述的邏輯電路(42)，其特征在于在所發(fā)送的邏輯數(shù)據(jù)信號(hào)中，包括類型相同的多個(gè)邏輯數(shù)據(jù)信號(hào)，上述合成裝置(4、14、34)，按所合成的1個(gè)邏輯數(shù)據(jù)信號(hào)、或按所合成的多個(gè)邏輯數(shù)據(jù)信號(hào)的每1個(gè)進(jìn)行設(shè)置，以使同類型的邏輯數(shù)據(jù)信號(hào)之間電路結(jié)構(gòu)均衡。
6.根據(jù)權(quán)利要求2所述的邏輯電路(2、12、32)，其特征在于上述合成裝置(4、14、34)，由具有彼此不同的信號(hào)強(qiáng)度的多個(gè)信號(hào)強(qiáng)度源、設(shè)置在上述多個(gè)信號(hào)強(qiáng)度源與輸出上述多值邏輯信號(hào)的輸出部之間的多個(gè)開關(guān)群(SW1-4、SW5-7、SW11-16)構(gòu)成，該開關(guān)群(SW1-4、SW5-7、SW11-16)，由應(yīng)合成的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)控制。
7.根據(jù)權(quán)利要求2所述的邏輯電路(2、32、42、52、62)，其特征在于上述合成裝置(4、34)，合成為作為電壓信號(hào)的多值邏輯信號(hào)。
8.根據(jù)權(quán)利要求2所述的邏輯電路(12)，其特征在于上述合成裝置(14)，合成為作為電流信號(hào)的多值邏輯信號(hào)。
9.一種邏輯電路(3、13、33、43、53、63)，其特征在于至少備有一個(gè)將從其它邏輯電路發(fā)送的將1個(gè)時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)合成后的多值邏輯信號(hào)分離為原來的1個(gè)時(shí)鐘信號(hào)和原來的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)的分離裝置(5、15、35)。
10.根據(jù)權(quán)利要求9所述的邏輯電路(3、13、33、43、53、63)，其特征在于上述分離裝置(5、15、35)，在根據(jù)信號(hào)強(qiáng)度將時(shí)鐘信號(hào)從多值邏輯信號(hào)分離的同時(shí)將1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)的邏輯值復(fù)原，并用分離后的時(shí)鐘信號(hào)從上述邏輯值復(fù)原1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)的波形。
11.根據(jù)權(quán)利要求9所述的邏輯電路(3、33、43、53、63)，其特征在于上述分離裝置(5、35)分離作為電壓信號(hào)的多值邏輯信號(hào)。
12.根據(jù)權(quán)利要求9所述的邏輯電路(13)，其特征在于上述分離裝置(15)分離作為電流信號(hào)的多值邏輯信號(hào)。
13.根據(jù)權(quán)利要求9所述的邏輯電路(3、13、33、43、53)，其特征在于上述分離裝置(5、15、35)，由1個(gè)時(shí)鐘復(fù)原電路(7、17、37)、按照所合成的邏輯數(shù)據(jù)信號(hào)數(shù)設(shè)置的邏輯值復(fù)原電路(6、16、36a、36b)及鎖存電路(9、39a、39b)構(gòu)成，上述時(shí)鐘復(fù)原電路(7、17、37)，根據(jù)信號(hào)強(qiáng)度將時(shí)鐘信號(hào)從多值邏輯信號(hào)復(fù)原，上述邏輯值復(fù)原電路(6、16、36a、36b)，根據(jù)信號(hào)強(qiáng)度將規(guī)定的邏輯數(shù)據(jù)信號(hào)的邏輯值從多值邏輯信號(hào)復(fù)原而生成邏輯值復(fù)原數(shù)據(jù)信號(hào)，上述鎖存電路(9、39a、39b)，利用由上述時(shí)鐘復(fù)原電路復(fù)原的時(shí)鐘信號(hào)對(duì)由上述邏輯值復(fù)原電路生成的邏輯值復(fù)原數(shù)據(jù)信號(hào)進(jìn)行鎖存。
14.根據(jù)權(quán)利要求13所述的邏輯電路(3、13、33、43、53)，其特征在于上述分離裝置(5、15、35)，還備有將由時(shí)鐘復(fù)原電路復(fù)原的時(shí)鐘信號(hào)和由邏輯值復(fù)原電路生成的邏輯值復(fù)原數(shù)據(jù)信號(hào)的信號(hào)邊沿錯(cuò)開的延遲電路(8、38a、38b)。
15.根據(jù)權(quán)利要求14所述的邏輯電路(3、13、33、43、53)，其特征在于上述延遲電路(8、38a、38b)，配置在時(shí)鐘復(fù)原電路(7、17、37)的輸出側(cè)或邏輯值復(fù)原電路(6、16、36a、36b)的輸出側(cè)。
16.一種信號(hào)傳送系統(tǒng)，其特征在于由上述權(quán)利要求2～8的任何一項(xiàng)所述的邏輯電路(2、12、32、42、52、62)及上述權(quán)利要求9～15的任何一項(xiàng)所述的邏輯電路(3、13、33、43、53、63)構(gòu)成。
17.一種液晶驅(qū)動(dòng)裝置(70)，備有輸出含有時(shí)鐘信號(hào)的控制信號(hào)及數(shù)字顯示數(shù)據(jù)信號(hào)的控制電路(72’)及輸入由該控制電路(72’)輸出的控制信號(hào)及數(shù)字顯示數(shù)據(jù)信號(hào)的源極驅(qū)動(dòng)電路(73’)，該液晶驅(qū)動(dòng)裝置(70)的特征在于將上述權(quán)利要求2～8的任何一項(xiàng)所述的邏輯電路(2、12、32、42、52、62)應(yīng)用于上述控制電路(72’)，并將上述權(quán)利要求9～15的任何一項(xiàng)所述的邏輯電路(3、13、33、43、53、63)應(yīng)用于源極驅(qū)動(dòng)電路(73’)。
18.根據(jù)權(quán)利要求17所述的液晶驅(qū)動(dòng)裝置(70)，其特征在于合成為1個(gè)多值邏輯信號(hào)的1個(gè)或多個(gè)邏輯數(shù)據(jù)信號(hào)，是數(shù)字顯示數(shù)據(jù)信號(hào)。
19.根據(jù)權(quán)利要求18所述的液晶驅(qū)動(dòng)裝置(70)，其特征在于控制電路側(cè)(72’)的上述合成裝置(88)及源極驅(qū)動(dòng)電路側(cè)(73’)的上述分離裝置(87)，按所合成的1個(gè)或所合成的多個(gè)數(shù)字顯示數(shù)據(jù)信號(hào)的每1個(gè)進(jìn)行設(shè)置，以使所有數(shù)字顯示數(shù)據(jù)信號(hào)之間電路結(jié)構(gòu)均衡。
全文摘要
本發(fā)明涉及信號(hào)傳送方法、系統(tǒng)、邏輯電路及液晶驅(qū)動(dòng)裝置。在信號(hào)傳輸系統(tǒng)的發(fā)送側(cè)LSI上，設(shè)置著將時(shí)鐘信號(hào)和與該時(shí)鐘信號(hào)同步的數(shù)據(jù)信號(hào)合成為多值邏輯信號(hào)的合成部。另一方面，在信號(hào)傳輸系統(tǒng)的接收側(cè)LSI上，設(shè)置著將從發(fā)送側(cè)LSI發(fā)送的多值邏輯信號(hào)分離為原來的時(shí)鐘信號(hào)和原來的數(shù)據(jù)信號(hào)的分離部。按照這種結(jié)構(gòu)，無需在接收側(cè)的邏輯電路中設(shè)置PLL電路之類的復(fù)雜同步電路即可將接收側(cè)的建立/保持時(shí)間的限制消除。
文檔編號(hào)H04L25/02GK1471257SQ0314854
公開日2004年1月28日 申請(qǐng)日期2003年7月2日 優(yōu)先權(quán)日2002年7月2日
發(fā)明者中尾友昭 申請(qǐng)人:夏普株式會(huì)社