提高輸入時鐘占空比免疫力的電路及占空比高的dram存儲器的制造方法
【專利摘要】本實用新型涉及提高輸入時鐘占空比免疫力的電路及占空比高的DRAM存儲器，包括下降沿鑒相器，所述下降沿鑒相器用于比較輸入時鐘clk2dll和反饋時鐘clkfb的下降沿，后根據(jù)比較結果調(diào)節(jié)輸入時鐘接收器，使得輸入時鐘的占空比為50％。本實用新型解決了現(xiàn)有的存儲器時鐘路徑存在時鐘丟失或控制電路功能異常的技術問題，本實用新型可以極大的提高存儲器對輸入時鐘占空比的免疫力，提高存儲器的可靠性。
【專利說明】
提高輸入時鐘占空比免疫力的電路及占空比高的DRAM存儲器
技術領域
[0001]本實用新型涉及提高輸入時鐘占空比免疫力的電路。
【背景技術】
[0002]計算機以及各種電子設備廣泛的應用于現(xiàn)代生活的各個方面，對內(nèi)存產(chǎn)品(DRAM存儲器)需求越來越大。人們對速度要求越來越快，存儲器的時鐘就越來越小，系統(tǒng)提供的時鐘受到微小的干擾都會導致輸入時鐘占空比發(fā)生很大變化。而存儲器輸入時鐘占空比的變化極易導致存儲器功能故障。
[0003]如圖1所示，為高速DRAM存儲器時鐘路徑的基本架構，包括輸入時鐘接收器、DLL延遲單元、第一 DCC延遲單元、第二 DCC延遲單元、DCC鑒相器、輸出時鐘生成電路、時鐘路徑反饋電路以及DLL鑒相器；
[0004]1、外部時鐘vclk首先經(jīng)過輸入時鐘接收器產(chǎn)生輸入時鐘clk2dl I;
[0005]2、輸入時鐘clk2dll經(jīng)過DLL(數(shù)字延遲鎖相環(huán))延遲單元產(chǎn)生第一時鐘clk_000;延遲鎖相環(huán)的目的是使存儲器輸出時鐘和輸入時鐘的上升沿相位對齊；
[0006]3、第一時鐘clk_000經(jīng)過兩個完全相同的DCC(占空比調(diào)整電路)延遲單元，分別生成第二時鐘clk_180和第三時鐘clk_360;如圖2所示的時序圖，利用第一時鐘clk_000和第三時鐘clk_360經(jīng)過DCC鑒相器及輸出時鐘生成電路達到相位對齊，使得clk_180為180°相位，后經(jīng)過輸出時鐘生成電路產(chǎn)生占空比為50%的輸出信號clk_out。
[0007]4、輸出信號clk_out經(jīng)過時鐘路徑反饋電路產(chǎn)生反饋時鐘clk_fb，反饋時鐘clk_fb和輸入時鐘clk2dll經(jīng)過DLL鑒相器比較后產(chǎn)生DLL控制信號控制DLL延遲單元。
[0008]但是當存儲器輸入信號(即外部時鐘vclk)的占空比不是50%的情況下，尤其是經(jīng)過輸入時鐘接收器和延遲單元之后，輸入時鐘的占空比會進一步變壞。從而導致時鐘丟失或者控制電路功能異常。例如圖3所示，輸入時鐘clk2dll占空比變小導致第三時鐘clk_360消失，輸入時鐘clk2dll的占空比小于50%，第三時鐘clk_360直接消失，這種情況極易導致存儲器功能故障。

【發(fā)明內(nèi)容】

[0009]為了解決現(xiàn)有的存儲器時鐘路徑存在時鐘丟失或控制電路功能異常的技術問題，本實用新型提供一種提高輸入時鐘占空比免疫力的電路及占空比高的DRAM存儲器，可以極大的提尚存儲器對輸入時鐘占空比的免疫力，提尚存儲器的可靠性。
[0010]為了解決上述問題提高存儲器時鐘占空比的免疫力，本實用新型的技術解決方案為:
[0011]提高輸入時鐘占空比免疫力的電路，其特殊之處在于:包括下降沿鑒相器，所述下降沿鑒相器用于比較輸入時鐘Clk2dll和反饋時鐘clkfb的下降沿，后根據(jù)比較結果調(diào)節(jié)輸入時鐘接收器，使得輸入時鐘的占空比為50%。
[0012]—種占空比高的DRAM存儲器，其特殊之處在于:包括輸入時鐘接收器、DLL延遲單元、第一 DCC延遲單元、第二 DCC延遲單元、DCC鑒相器、輸出時鐘生成電路、時鐘路徑反饋電路、DLL鑒相器以及下降沿鑒相器，
[0013]所述輸入時鐘接收器接收外部時鐘vclk，輸出輸入時鐘clk2dlI，輸入時鐘clk2dll依次經(jīng)過DLL延遲單元輸出第一時鐘clk_000，第一時鐘clk_000經(jīng)過第一 DCC延遲單元輸出第二時鐘clk_180，第二時鐘clk_180經(jīng)過第二 DCC延遲單元輸出第三時鐘clk_360，第一時鐘clk_000和第三時鐘clk_360經(jīng)過DCC鑒相器比較后輸出輸出信號clk_out，輸出信號clk_out經(jīng)過時鐘路徑反饋電路產(chǎn)生反饋時鐘clk_fb，反饋時鐘clk_fb和輸入時鐘clk2dl I經(jīng)過DLL鑒相器比較后產(chǎn)生DLL控制信號控制DLL延遲單元，
[0014]所述下降沿鑒相器用于比較輸入時鐘clk2dll和反饋時鐘clkfb的下降沿，后根據(jù)比較結果調(diào)節(jié)輸入時鐘接收器，使得輸入時鐘的占空比為50%。
[0015]提高輸入時鐘占空比免疫力的方法，包括以下步驟:
[0016]I】接收外部時鐘轉(zhuǎn)化為輸入時鐘；
[0017]2】輸入時鐘經(jīng)過數(shù)字延遲鎖相環(huán)電路產(chǎn)生反饋時鐘clkfb;
[0018]3】第一時鐘clk_000和第三時鐘clk_360上升沿進行比較，保證輸出信號clk_out的占空比為50%
[0019]4】輸入時鐘clk2dll和反饋時鐘clkfb的下降沿進行比較，保證輸入時鐘的占空比為50%。
[0020]本實用新型所具有的優(yōu)點:
[0021]本實用新型增加一個鑒相器用于比較clk2dll和clk_fb的下降沿，利用其鑒相結果調(diào)節(jié)輸入時鐘接受的輸出能力，通過該方法即使外部輸入時鐘占空比很差，也可以保證存儲器正常工作，從而提高對輸入時鐘占空比的免疫力。
【附圖說明】
[0022]圖1為現(xiàn)有高速DRAM存儲器時鐘路徑的基本架構；
[0023]圖2為DLL鑒相器工作原理時序圖；
[0024]圖3為輸入時鐘占空比變小導致clk_360消失時序圖；
[0025]圖4為本實用新型提高輸入時鐘占空比免疫力的DRAM存儲器示意圖。
【具體實施方式】
[0026]提高輸入時鐘占空比免疫力的電路，包括下降沿鑒相器，下降沿鑒相器用于比較輸入時鐘clk2dll和反饋時鐘clkfb的下降沿，后根據(jù)比較結果調(diào)節(jié)輸入時鐘接收器，使得輸入時鐘的占空比為50%。
[0027]如圖4所示一種占空比高的DRAM存儲器，包括輸入時鐘接收器、DLL延遲單元、第一DCC延遲單元、第二 DCC延遲單元、DCC鑒相器、輸出時鐘生成電路、時鐘路徑反饋電路、DLL鑒相器以及下降沿鑒相器，
[0028]所述輸入時鐘接收器接收外部時鐘vclk，輸出輸入時鐘clk2dlI，輸入時鐘clk2dll依次經(jīng)過DLL延遲單元輸出第一時鐘clk_000，第一時鐘clk_000經(jīng)過第一 DCC延遲單元輸出第二時鐘clk_180，第二時鐘clk_180經(jīng)過第二 DCC延遲單元輸出第三時鐘clk_360，第一時鐘clk_000和第三時鐘clk_360經(jīng)過DCC鑒相器比較后輸出輸出信號clk_out，輸出信號clk_out經(jīng)過時鐘路徑反饋電路產(chǎn)生反饋時鐘clk_fb，反饋時鐘clk_fb和輸入時鐘clk2dl I經(jīng)過DLL鑒相器比較后產(chǎn)生DLL控制信號控制DLL延遲單元，
[0029]所述下降沿鑒相器用于比較輸入時鐘clk2dll和反饋時鐘clkfb的下降沿，后根據(jù)比較結果調(diào)節(jié)輸入時鐘接收器，使得輸入時鐘的占空比為50%。
[0030]提高輸入時鐘占空比免疫力的方法，包括以下步驟:
[0031 ] I】接收外部時鐘轉(zhuǎn)化為輸入時鐘；
[0032]2】輸入時鐘經(jīng)過數(shù)字延遲鎖相環(huán)電路產(chǎn)生反饋時鐘clkfb;
[0033]3】DCC第一時鐘clk_000和和第三時鐘clk_360上升沿進行比較，保證輸出信號clk_out的占空比為50%
[0034]4】輸入時鐘clk2dll和反饋時鐘clkfb的下降沿進行比較，保證輸入時鐘的占空比為50%。由于clkfb是經(jīng)過DCC鑒相器校準的，所以可以認為其占空比為50%，利用clkfb下降沿和clk2dll下降沿進行鑒相，從而使得在clk2dll占空比為50%。
【主權項】
1.提高輸入時鐘占空比免疫力的電路，其特征在于:包括下降沿鑒相器，所述下降沿鑒相器用于比較輸入時鐘Clk2dll和反饋時鐘Clkfb的下降沿，后根據(jù)比較結果調(diào)節(jié)輸入時鐘接收器，使得輸入時鐘的占空比為50%。2.—種占空比高的DRAM存儲器，其特征在于:包括輸入時鐘接收器、DLL延遲單元、第一DCC延遲單元、第二 DCC延遲單元、DCC鑒相器、輸出時鐘生成電路、時鐘路徑反饋電路、DLL鑒相器以及下降沿鑒相器， 所述輸入時鐘接收器接收外部時鐘vclk，輸出輸入時鐘clk2dll，輸入時鐘clk2dll依次經(jīng)過DLL延遲單元輸出第一時鐘clk_000，第一時鐘clk_000經(jīng)過第一 DCC延遲單元輸出第二時鐘clk_180，第二時鐘clk_180經(jīng)過第二 DCC延遲單元輸出第三時鐘clk_360，第一時鐘clk_000和第三時鐘clk_360經(jīng)過DCC鑒相器比較后輸出輸出信號clk_out，輸出信號clk_out經(jīng)過時鐘路徑反饋電路產(chǎn)生反饋時鐘clk_fb，反饋時鐘clk_fb和輸入時鐘clk2dll經(jīng)過DLL鑒相器比較后產(chǎn)生DLL控制信號控制DLL延遲單元， 所述下降沿鑒相器用于比較輸入時鐘clk2dll和反饋時鐘clkfb的下降沿，后根據(jù)比較結果調(diào)節(jié)輸入時鐘接收器，使得輸入時鐘的占空比為50%。
【文檔編號】H03L7/085GK205490484SQ201520911876
【公開日】2016年8月17日
【申請日】2015年11月16日
【發(fā)明人】亞歷山大
【申請人】西安紫光國芯半導體有限公司