專利名稱：針對(duì)每一端口具有時(shí)鐘的偽雙端口存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
所揭示實(shí)施例大體來說涉及偽雙端口存儲(chǔ)器。
背景技術(shù)：
雙端口存儲(chǔ)器通常具有兩個(gè)端口及一個(gè)存儲(chǔ)器單元陣列。只要從一個(gè)端口存取的 存儲(chǔ)器單元與從另一端口存取的存儲(chǔ)器單元不同，那么可從所述兩個(gè)端口同時(shí)存取所 述存儲(chǔ)器陣列。 一種用于所述偽雙端口存儲(chǔ)器中的普通類型的存儲(chǔ)器單元包括八個(gè)場(chǎng)
效晶體管(FET)。所述晶體管中的四個(gè)互相連接以形成兩個(gè)交叉耦合的變換器。所 述存儲(chǔ)器單元的第一數(shù)據(jù)節(jié)點(diǎn)D是所述變換器中的第一者的輸出引線及所述變換器中 的第二者的輸入引線處的節(jié)點(diǎn)。所述存儲(chǔ)器單元的第二數(shù)據(jù)節(jié)點(diǎn)DN是所述變換器中 的第二者的輸出引線及所述變換器中的第一者的輸入引線處的節(jié)點(diǎn)。存在兩個(gè)耦合到 第一數(shù)據(jù)節(jié)點(diǎn)D的存取晶體管。提供第一存取晶體管使得第一位線Bl可選擇性地耦 合到第一數(shù)據(jù)節(jié)點(diǎn)D。提供第二存取晶體管使得第二位線B2可選擇性地耦合到第一 數(shù)據(jù)節(jié)點(diǎn)D。同樣，存在兩個(gè)耦合到第二數(shù)據(jù)節(jié)點(diǎn)DN的存取晶體管。提供所述第一 存取晶體管使得第一位線條B1N可耦合到第二節(jié)點(diǎn)DN。提供所述第二存取晶體管使 得第二位線條B2N可耦合到第二節(jié)點(diǎn)DN。第一位線Bl與第一位線條BIN構(gòu)成位線 對(duì)且用于將被尋址的存儲(chǔ)器單元耦合到所述雙端口存儲(chǔ)器的兩個(gè)端口中的第一者。第 二位線B2與第二位線條B2N構(gòu)成位線對(duì)且用于將尋址存儲(chǔ)器單元耦合到所述雙端口 存儲(chǔ)器的兩個(gè)端口中的第二者。
單個(gè)端口存儲(chǔ)器中的存儲(chǔ)器單元通常僅包括六個(gè)晶體管。如所述八晶體管單元的 情形下，所述晶體管中的四個(gè)形成交叉耦合的變換器結(jié)構(gòu)。然而，并非如所述八晶體 管單元中存在兩對(duì)存取晶體管，所述六晶體管單元僅具有一對(duì)存取晶體管。提供第一 存取晶體管用于將所述交叉耦合變換器的第一數(shù)據(jù)節(jié)點(diǎn)D選擇性地耦合到位線B。提 供第二存取晶體管用于將所述交叉耦合變換器的第二數(shù)據(jù)節(jié)點(diǎn)DN耦合到位線條BN。 當(dāng)使用所述同一工藝來制作所述兩種類型的存儲(chǔ)器單元時(shí)，所述六晶體管存儲(chǔ)器單元 較所述八晶體管單元通常僅占用集成電路面積的約一半。
為利用所述六晶體管存儲(chǔ)器單元的較小尺寸，經(jīng)常使用稱為偽雙端口存儲(chǔ)器的存 儲(chǔ)器裝置。在一個(gè)實(shí)例中，偽雙端口存儲(chǔ)器具有單個(gè)存儲(chǔ)器陣列，其中所述陣列中的 每一存儲(chǔ)器單元是可選擇性地耦合到單個(gè)位線對(duì)(舉例來說，位線B與位線條BN) 的六晶體管存儲(chǔ)器單元。所述存儲(chǔ)器陣列作為單個(gè)端口存儲(chǔ)器操作，因?yàn)橐淮蝺H可執(zhí)
行一個(gè)存儲(chǔ)器存取。
然而，所述偽雙端口存儲(chǔ)器因其具有兩個(gè)端口而可模擬雙端口存儲(chǔ)器。在一個(gè)實(shí)
例中，所述偽雙端口存儲(chǔ)器具有有時(shí)被稱為時(shí)間延遲多路復(fù)用器(TDM)的電路。單 輸入時(shí)鐘信號(hào)接收在所述偽雙端口存儲(chǔ)器上且使用此單輸入時(shí)鐘信號(hào)來鎖存輸入讀取 地址、輸入寫入地址及輸入數(shù)據(jù)值。使用所述輸入時(shí)鐘信號(hào)的上升緣來使用所述輸入 讀取地址來起始讀取操作。所述讀取操作完成。此后，所述輸入時(shí)鐘信號(hào)的下降緣發(fā) 生。所述TDM使用所述輸入時(shí)鐘信號(hào)的下降緣來起始寫入操作。使用所述輸入寫入 地址來在所述寫入操作期間尋址所述存儲(chǔ)器陣列且寫入所述存儲(chǔ)器陣列的數(shù)據(jù)是所述 輸入數(shù)據(jù)值。雖然在所述輸入時(shí)鐘信號(hào)的單個(gè)循環(huán)內(nèi)執(zhí)行兩個(gè)存儲(chǔ)器操作，但實(shí)際上 所述兩個(gè)存儲(chǔ)器操作是相繼地執(zhí)行。然而，從所述偽雙端口存儲(chǔ)器外部來看，所述偽 雙端口存儲(chǔ)器似乎允許對(duì)所述存儲(chǔ)器陣列的同時(shí)或大體同時(shí)的兩次存取。
本發(fā)明者已認(rèn)識(shí)到執(zhí)行所述第一讀取存儲(chǔ)器操作所需要的時(shí)間量可不等于執(zhí)行 所述第二寫入存儲(chǔ)器操作所需要的時(shí)間量。使用常規(guī)的TDM方法會(huì)減慢總的存儲(chǔ)器 存取次數(shù)，因?yàn)樗鰞蓚€(gè)操作可用的相對(duì)時(shí)間量是由所述時(shí)鐘循環(huán)的上升緣發(fā)生的時(shí) 間及所述時(shí)鐘循環(huán)的下降緣發(fā)生的時(shí)間來確定的。如果(舉例來說)在時(shí)鐘循環(huán)(即， 所述時(shí)鐘信號(hào)具有50/50負(fù)載循環(huán))內(nèi)所述時(shí)鐘信號(hào)為低的時(shí)間與所述時(shí)鐘信號(hào)為高 的時(shí)間同樣長(zhǎng)，那么必須允許相同的時(shí)間量供執(zhí)行所述較快的讀取操作及所述較慢的 寫入操作兩者。所述結(jié)果是從所述讀取操作完成之后開始且在所述時(shí)鐘信號(hào)的下降緣 時(shí)結(jié)束的浪費(fèi)時(shí)間量。
常規(guī)TDM方法不僅有時(shí)會(huì)在其中執(zhí)行兩個(gè)存儲(chǔ)器存取所需要的相對(duì)時(shí)間量不匹 配時(shí)鐘信號(hào)的負(fù)載循環(huán)的情形下減慢總的存儲(chǔ)器存取次數(shù)，而且所述常規(guī)TDM方法 還可因使用時(shí)鐘信號(hào)的下降緣來起始操作而導(dǎo)致總的存儲(chǔ)器存取次數(shù)慢于原本必需的 總存儲(chǔ)器存取次數(shù)。所述時(shí)鐘信號(hào)的負(fù)載循環(huán)中可存在抖動(dòng)使得所述時(shí)鐘信號(hào)的下降 緣的定時(shí)從時(shí)鐘循環(huán)到時(shí)鐘循環(huán)地改變。如果所述電路經(jīng)優(yōu)化以在一個(gè)時(shí)鐘信號(hào)負(fù)載 循環(huán)條件下操作，那么其通常不會(huì)經(jīng)優(yōu)化以在另一時(shí)鐘信號(hào)負(fù)載循環(huán)條件下操作。通 常，將時(shí)間余量建立于所述電路中使得所述偽雙端口存儲(chǔ)器的電路將在所有時(shí)鐘信號(hào) 負(fù)載循環(huán)條件下正確地操作。在其中適當(dāng)操作并不需要時(shí)間余量的某些操作條件下， 此時(shí)間余量轉(zhuǎn)換成浪費(fèi)的時(shí)間。因此，所述偽雙端口存儲(chǔ)器的最大時(shí)鐘頻率被規(guī)定為 低于假如沒有所述時(shí)間余量的可能最大時(shí)鐘頻率。
鑒于上文所說明的偽雙端口存儲(chǔ)器具有單個(gè)輸入時(shí)鐘信號(hào)，在某些應(yīng)用中將期望 偽雙端口存儲(chǔ)器具有通過第一輸入時(shí)鐘信號(hào)計(jì)時(shí)的第一端口及通過第二輸入時(shí)鐘信號(hào) 計(jì)時(shí)的第二端口。通過提供兩個(gè)分離的輸入時(shí)鐘，可使一個(gè)端口的使用在很大程度上 獨(dú)立于另一端口的使用?？赏ㄟ^使所述兩個(gè)端口更為獨(dú)立來簡(jiǎn)化所述偽雙端口存儲(chǔ)器 的使用。
鑒于上文，需要一種并非使用同一輸入時(shí)鐘信號(hào)的上升及下降緣兩者來控制兩個(gè) 存儲(chǔ)器操作的排序而且具有兩個(gè)分離的端口(其中每一端口具有其自己的輸入時(shí)鐘)
的經(jīng)改善偽雙端口存儲(chǔ)器。
發(fā)明內(nèi)容
本發(fā)明揭示一種具有第一端口、第二端口及六晶體管存儲(chǔ)器單元陣列的偽雙端口 存儲(chǔ)器。所述第一端口 (舉例來說，只讀端口)包括用于接收第一時(shí)鐘信號(hào)的時(shí)鐘輸 入引線。所述第二端口 (舉例來說，只寫端口)包括用于接收第二時(shí)鐘信號(hào)的時(shí)鐘輸 入引線。
所述陣列的第一存儲(chǔ)器存取(舉例來說，讀取存儲(chǔ)器的存取操作)由接收在所述 第一端口的時(shí)鐘輸入引線上的第一時(shí)鐘信號(hào)的上升緣起始。所述陣列的第二存儲(chǔ)器存
取(舉例來說，寫入存儲(chǔ)器的存取操作)響應(yīng)接收在所述第二端口的時(shí)鐘輸入引線上 的第二時(shí)鐘信號(hào)的上升緣而起始。如果所述第二時(shí)鐘信號(hào)的上升緣在第一時(shí)間周期中 發(fā)生(舉例來說，當(dāng)所述第一時(shí)鐘信號(hào)轉(zhuǎn)換為高時(shí)或在所述第一時(shí)鐘信號(hào)為高的接下 來的時(shí)間量期間)，那么大體緊接在完成所述第一存儲(chǔ)器存取之后起始所述第二存儲(chǔ) 器存取。另一方面，如果所述第二時(shí)鐘信號(hào)的上升緣稍后在第二時(shí)間周期中發(fā)生(舉 例來說，在所述第一時(shí)鐘信號(hào)為低的稍后時(shí)間周期期間)，那么不緊接在完成所述第 一存儲(chǔ)器存取之后起始所述第二存儲(chǔ)器存取，而是延遲到所述第一時(shí)鐘信號(hào)的第二上 升緣之后。如果所述第一時(shí)鐘信號(hào)的第二上升緣起始經(jīng)由所述第一端口的第三存儲(chǔ)器 存取操作，那么所述第二存儲(chǔ)器存取操作在所述第三存儲(chǔ)器存取操作之后發(fā)生。
下文將在詳細(xì)的說明書部分中說明一個(gè)電路的實(shí)例，所述電路檢測(cè)所述第二時(shí)鐘 信號(hào)的上升緣相對(duì)于第一時(shí)鐘信號(hào)何時(shí)發(fā)生且導(dǎo)致第二存儲(chǔ)器存取的起始延遲(如果 所述延遲適當(dāng)?shù)脑?。所述電路涉及時(shí)間延遲多路復(fù)用器，所述時(shí)間延遲多路復(fù)用器 接收用于第一存儲(chǔ)器存取(讀取操作)的讀取時(shí)鐘信號(hào)及用于第二存儲(chǔ)器存取(寫入 操作)的寫入時(shí)鐘信號(hào)。所述時(shí)間延遲多路復(fù)用器輸出控制信號(hào)，所述控制信號(hào)確定
是針對(duì)所述第一存儲(chǔ)器存取尋址所述存儲(chǔ)器單元陣列還是針對(duì)所述第二存儲(chǔ)器存取尋 址所述存儲(chǔ)器單元陣列。所述電路進(jìn)一步包括寫入時(shí)鐘抑制器電路。如果第二時(shí)鐘信 號(hào)的上升緣發(fā)生地太晚(當(dāng)所述第一時(shí)鐘信號(hào)為低時(shí))而致使所述時(shí)間延遲多路復(fù)用 器無(wú)法正常工作以緊接在已起始的第一存儲(chǔ)器存取操作之后起始第二存儲(chǔ)器存取操 作，那么所述寫入時(shí)鐘抑制器電路抑制寫入時(shí)鐘信號(hào)供應(yīng)到所述時(shí)間延遲多路復(fù)用器， 從而延遲所述第二存儲(chǔ)器存取操作的起始直到所述第一時(shí)鐘信號(hào)的第二上升緣之后。 與其中輸入時(shí)鐘的下降緣是用來定時(shí)何時(shí)開始第二存儲(chǔ)器存取的常規(guī)偽雙端口
存儲(chǔ)器相比，本專利文件中所揭示的新穎偽雙端口存儲(chǔ)器中的第一及第二存儲(chǔ)器存取 的持續(xù)時(shí)間并不依賴于時(shí)鐘信號(hào)的下降緣何時(shí)發(fā)生。而是，所述第一存儲(chǔ)器存取的持 續(xù)時(shí)間很大程度上取決于傳播延遲(舉例來說，由單觸發(fā)電路所引起的延遲)。所述 第二存儲(chǔ)器存取的持續(xù)時(shí)間很大程度上取決于傳播延遲(舉例來說，經(jīng)由隨機(jī)邏輯的
傳播延遲及/或由單觸發(fā)電路所引起的延遲)。可在偽雙端口存儲(chǔ)器的設(shè)計(jì)階段期間通 過調(diào)節(jié)所述傳播延遲的比率及量值來調(diào)節(jié)分配到第一存儲(chǔ)器存取的時(shí)間量與分配到第 二存儲(chǔ)器存取的時(shí)間量的比率。分配到第一存儲(chǔ)器存取的時(shí)間量與分配到第二存儲(chǔ)器 存取的時(shí)間量的比率實(shí)質(zhì)上不依賴于第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)的負(fù)載循環(huán)。
在以下詳細(xì)說明中說明額外的硬件實(shí)施例、額外的方法及額外的細(xì)節(jié)。此發(fā)明內(nèi) 容并非打算界定本發(fā)明。本發(fā)明由權(quán)利要求書界定。
圖1是根據(jù)一個(gè)實(shí)施例的偽雙端口存儲(chǔ)器裝置1的高階方塊圖。圖2是圖1的存 儲(chǔ)器陣列2的更詳細(xì)圖式。
圖3是圖1的八個(gè)列多路復(fù)用器/多路分用器3-10的更詳細(xì)圖式。
圖4是圖1方塊11的地址輸入鎖存器及讀取/寫入多路復(fù)用器部分的更詳細(xì)圖式。
圖5是圖1方塊11的數(shù)據(jù)輸入鎖存器部分的更詳細(xì)圖式。
圖6A及6B是圖1的讀取時(shí)鐘產(chǎn)生器電路12、寫入時(shí)鐘產(chǎn)生器電路13、時(shí)間延 遲多路復(fù)用器電路14、寫入時(shí)鐘抑制器電路16及單觸發(fā)電路105的更詳細(xì)圖式。
圖7是圖解說明圖1-6的偽雙端口存儲(chǔ)器裝置1的操作的第一情景(情形#1)的 波形圖。
圖8是圖解說明圖1-6的偽雙端口存儲(chǔ)器裝置1的操作的第二情景(情形弁2)的 波形圖。
圖9是圖解說明圖1-6的偽雙端口存儲(chǔ)器裝置1的操作的第三情景(情形#3)的 波形圖。
圖7A是所述第一情景(情形#1)的簡(jiǎn)化波形圖。 圖8A是所述第二情景(情形#2)的簡(jiǎn)化波形圖。 圖9A是第三情景(情形弁3)的簡(jiǎn)化波形圖。
圖10是第一實(shí)例的簡(jiǎn)化波形圖，其中ACLK的頻率高于BCLK的頻率，但BCLK 是在與ACLK上升相同時(shí)間上升。
圖11是第二實(shí)例的簡(jiǎn)化波形圖，其中BCLK在ACLK為低的時(shí)間期間上升。 圖12是第三實(shí)例的簡(jiǎn)化波形圖，其中BCLK在ACLK為高的時(shí)間期間上升。
具體實(shí)施例方式
圖1是根據(jù)一個(gè)實(shí)施例的偽雙端口存儲(chǔ)器裝置1的高階方塊圖。存儲(chǔ)器裝置1包 括靜態(tài)隨機(jī)存取存儲(chǔ)器單元陣列2。在所涂解說明的實(shí)例中，陣列2包括兩個(gè)存儲(chǔ)器 單元行，其中每一行包括十六個(gè)存儲(chǔ)器單元。除陣列2之外，存儲(chǔ)器裝置l還包括一 組八個(gè)列多路復(fù)用器/多路分用器3-10。僅圖解說明第一及第八個(gè)列多路復(fù)用器/多路 分用器3及10。存儲(chǔ)器裝置1還包括地址輸入鎖存器、讀取/寫入多路復(fù)用器以及數(shù)據(jù) 輸入鎖存電路11、讀取時(shí)鐘產(chǎn)生器電路12、寫入時(shí)鐘產(chǎn)生器電路13、時(shí)間延遲多路
復(fù)用器電路14、單觸發(fā)電路15及寫入時(shí)鐘抑制器電路16。寫入時(shí)鐘抑制器電路16 包括抑制器時(shí)鐘產(chǎn)生器電路17及抑制器電路18。方塊3-15中的電路是控制到陣列2 的存取的控制電路。
圖2是存儲(chǔ)器陣列2的更詳細(xì)圖式。所述存儲(chǔ)器單元中的每一者是六晶體管存儲(chǔ) 器單元。參考編號(hào)19識(shí)別所述陣列的左上角中的存儲(chǔ)器單元。存儲(chǔ)器單元19的晶體 管中的四個(gè)互相連接以形成一對(duì)交叉耦合的變換器20與21。存儲(chǔ)器單元19的第一數(shù) 據(jù)節(jié)點(diǎn)D耦合到變換器20的輸出引線且耦合到變換器21的輸入引線。存儲(chǔ)器單元19 的第二數(shù)據(jù)節(jié)點(diǎn)DN耦合到變換器21的輸出引線且耦合到變換器20的輸入引線。提 供第一存取晶體管22使得數(shù)據(jù)節(jié)點(diǎn)D可選擇性地耦合到垂直延伸的位線B0。提供第 二存取晶體管23使得數(shù)據(jù)節(jié)點(diǎn)DN可選擇性地耦合到垂直延伸的位線B0N。如所圖 解說明，位線對(duì)BO與BON、 81與81]^...815與815]^沿垂直維度延伸穿過所述陣列。 舉例來說，位線對(duì)BO與BON垂直向上延伸穿過存儲(chǔ)器單元的最左列。此標(biāo)記法中的 后綴"N"指示"非"，或指示具有同一信號(hào)名而沒有后綴"N"的信號(hào)的互補(bǔ)。字線 對(duì)WLO與WL1沿水平維度延伸穿過所述陣列。字線WLO耦合到所述陣列的上部行 存儲(chǔ)器單元的各個(gè)存儲(chǔ)器單元的存取晶體管的柵極。字線WL1耦合到所述陣列的下部 行存儲(chǔ)器單元的各個(gè)存儲(chǔ)器單元的存取晶體管的柵極。
圖3是圖1的八個(gè)列多路復(fù)用器/多路分用器3-10的更詳細(xì)圖式。每一列多路復(fù) 用器/多路分用器具有兩對(duì)位線引線。列多路復(fù)用器/多路分用器3 (舉例來說)具有耦 合到第一對(duì)位線B0與BON的引線且還具有耦合到第二對(duì)位線Bl與BIN的引線。圖 3中圖解說明所述兩對(duì)位線從頂部向下延伸到列多路復(fù)用器/多路分用器3內(nèi)。
每一列多路復(fù)用器/多路分用器接收讀取列地址RCAO及其互補(bǔ)RCAON。在讀取 操作期間，所述兩對(duì)位線中的一對(duì)由多路復(fù)用器24多路復(fù)用到讀出放大器25的一對(duì) 差分輸入引線上。值RCAO及RCAON確定是所述兩對(duì)位線中的哪一對(duì)。讀出放大器 25包括鎖存器，所述鎖存器鎖存輸出到所述列多路復(fù)用器/多路分用器的數(shù)據(jù)輸出引線 上的值。當(dāng)輸入信號(hào)SENS為低時(shí)所述鎖存器是透明的且所述鎖存器在所述信號(hào)SENS 的低到高轉(zhuǎn)換時(shí)進(jìn)行鎖存。存儲(chǔ)器裝置1的數(shù)據(jù)輸出引線DOUT
分別是所述八個(gè) 列多路復(fù)用器/多路分用器3-10的數(shù)據(jù)輸出引線。
每一列多路復(fù)用器/多路分用器還接收內(nèi)部時(shí)鐘信號(hào)ICLK。所述信號(hào)ICLK是當(dāng) ICLK為低時(shí)使所述位線預(yù)充電的預(yù)充電信號(hào)。下文進(jìn)一步詳細(xì)說明所述ICLK信號(hào)。
每一列多路復(fù)用器/多路分用器還接收寫入列地址WCAO及其互補(bǔ)WCA0N。每 一列多路復(fù)用器/多路分用器還接收鎖存數(shù)據(jù)輸入值及其互補(bǔ)。舉例來說，所述第一列 多路復(fù)用器/多路分用器3接收鎖存輸入數(shù)據(jù)值DIN[O]及其互補(bǔ)DINN[O]。在寫入操作 期間，所述輸入數(shù)據(jù)值DIN[O]及DINN[O]由多路分用器26解多路復(fù)用到所述兩對(duì)位 線中的一對(duì)，所述兩對(duì)位線耦合到列多路復(fù)用器/多路分用器3。所述特定的位線對(duì)是 由寫入列地址WCA0及其互補(bǔ)WCA0N確定的。相應(yīng)地，在讀取操作期間，數(shù)據(jù)從選 定的位線對(duì)傳遞穿過多路復(fù)用器24、穿過讀出放大器25并傳遞到列多路復(fù)用器/多路
分用器3的數(shù)據(jù)輸出引線DOUT
上。在寫入操作期間，數(shù)據(jù)從所述數(shù)據(jù)輸入引線 DIN
及DINN[O]傳遞穿過多路分用器26并傳遞到選定的位線對(duì)B0與BON或Bl與 B1N上。
圖4是圖1的方塊11的地址輸入鎖存器及讀取/寫入多路復(fù)用器部分的更詳細(xì)圖 式。圖4的電路鎖存引入的二位讀取地址RADR[l:O]且還鎖存引入的二位寫入地址 WADR[l:O]。圖4的電路輸出字線值WL1及WLO，讀取列地址值RCAO及RCAON 且寫入列地址值WCAO及WCAON。
圖5是圖1的方塊11的數(shù)據(jù)輸入鎖存器部分的更詳細(xì)圖式。如所圖解說明，存 在并聯(lián)組織的八個(gè)相同數(shù)據(jù)輸入鎖存器27-34，以便其鎖存八位輸入數(shù)據(jù)值 DATAIN[7:0]并輸出八位鎖存數(shù)據(jù)值DIN[7:0]及其互補(bǔ)DINN[7:0]。寫入時(shí)鐘信號(hào) WCLK用于將所述引入的輸入數(shù)據(jù)值DATAIN[7:0]鎖存到所述八個(gè)數(shù)據(jù)輸入鎖存器 內(nèi)。當(dāng)寫入時(shí)鐘信號(hào)WCLK為低時(shí)，每一數(shù)據(jù)輸入鎖存器是透明的，且當(dāng)寫入時(shí)鐘信 號(hào)WCLK低到高轉(zhuǎn)換時(shí)進(jìn)行鎖存。在數(shù)據(jù)輸入鎖存器27中，組成通閘35及交叉耦合 變換器36及37的晶體管一起形成透明鎖存器38。當(dāng)讀取/寫入解碼時(shí)鐘信號(hào)RWDCLK 確立為高時(shí)，將存儲(chǔ)在數(shù)據(jù)輸入鎖存器中的數(shù)字值以及所存儲(chǔ)的所述數(shù)字值的互補(bǔ)供 應(yīng)到所述數(shù)據(jù)輸入鎖存器的數(shù)據(jù)引線DIN[O]及DINN[O]上。另一方面，如果信號(hào) RWDCLK為低，那么迫使DIN[O]及DINN[O]輸出引線兩者上的兩個(gè)信號(hào)為高。
圖6是圖1的讀取時(shí)鐘產(chǎn)生器電路12、寫入時(shí)鐘產(chǎn)生器電路13、時(shí)間延遲多路 復(fù)用器電路14、單觸發(fā)電路105及寫入時(shí)鐘抑制器電路16的更詳細(xì)圖式。圖6的電 路輸出讀取時(shí)鐘信號(hào)RCLK、寫入時(shí)鐘信號(hào)WCLK、內(nèi)部時(shí)鐘信號(hào)ICLK及讀取/寫入 解碼時(shí)鐘信號(hào)RWDCLK。
下文結(jié)合圖7-9的波形圖來說明偽雙端口存儲(chǔ)器裝置1的操作。圖7是第一情景 (情形#1)的波形圖，其中第一端口的輸入時(shí)鐘信號(hào)ACLK與第二端口的輸入時(shí)鐘信 號(hào)BCLK的上升緣同時(shí)發(fā)生。圖8是第二情景(情形#2)的波形圖，其中所述第一端 口的輸入時(shí)鐘信號(hào)ACLK的上升緣先于所述第二端口的輸入時(shí)鐘信號(hào)BCLK的上升 緣。圖9是第三情景(情形#3)的波形圖，其中所述第二端口的輸入時(shí)鐘信號(hào)BCLK 的上升緣先于所述第一端口的輸入時(shí)鐘信號(hào)ACLK。圖7-9中具有星號(hào)的信號(hào)名稱是 供應(yīng)到偽雙端口存儲(chǔ)器裝置1的外部供應(yīng)的輸入信號(hào)。
如圖7中所圖解說明，起初，時(shí)鐘信號(hào)ICLK為低。如圖3中所圖解說明，將ICLK 供應(yīng)到列多路復(fù)用器/多路分用器3-10。當(dāng)ICLK為低時(shí)，所述列多路復(fù)用器/多路分用 器中的每一者內(nèi)的P-溝道晶體管39-41及42-44是導(dǎo)電的。因此，所有位線對(duì)均經(jīng)預(yù) 充電以電源電壓VCC。所述位線的預(yù)充電是起始條件。
由于將要執(zhí)行讀取操作，因此將二位讀取地址RADR[l:O]放置在偽雙端口存儲(chǔ)器 1的兩個(gè)讀取地址輸入引線45及46上，且將讀取選擇信號(hào)CSAN確立于偽雙端口存 儲(chǔ)器1的輸入引線47上。由于還將要執(zhí)行寫入操作，因此將二位寫入地址WADR[1:0] 放置在偽雙端口存儲(chǔ)器1的兩個(gè)寫入地址輸入引線48及49上，且將寫入選擇信號(hào)
CSBN確立于偽雙端口存儲(chǔ)器1的輸入引線50上。將將要在所述寫入操作期間寫入的 八位數(shù)據(jù)值DATAIN[7:0]供應(yīng)到偽雙端口存儲(chǔ)器1的八個(gè)數(shù)據(jù)輸入引線51-58上。讀 取地址輸入引線45及46、讀取時(shí)鐘輸入引線59及數(shù)據(jù)輸出引線60-67構(gòu)成偽雙端口 存儲(chǔ)器l的第一端口 (只讀端口)。寫入地址輸入引線48及49、寫入時(shí)鐘輸入引線 68及數(shù)據(jù)輸入引線51-58構(gòu)成偽雙端口存儲(chǔ)器1的第二端口 (只寫端口)。
輸入引線45-58及68上的信息已建立達(dá)一時(shí)間周期之后，輸入引線47上的第一 輸入時(shí)鐘信號(hào)ACLK及輸入引線50上的第二輸入時(shí)鐘信號(hào)BCLK在時(shí)間T1同時(shí)轉(zhuǎn)換 為高(見圖7)。當(dāng)?shù)谝惠斎霑r(shí)鐘信號(hào)ACLK轉(zhuǎn)換為高時(shí)，那么將讀取選擇信號(hào)CSAN 的值鎖存到圖6的RCLK產(chǎn)生器電路12的鎖存器中。如果CSAN為低，那么鎖存器 節(jié)點(diǎn)69上的電壓被拉至接地并由交叉耦合的變換器70-71鎖存。如果CSAN為高，那 么節(jié)點(diǎn)69上的電壓將保持其先前鎖存的狀態(tài)。如圖7的波形圖顯示，CSBN在當(dāng)前說 明的操作實(shí)例中為低。因此，將數(shù)字低鎖存到節(jié)點(diǎn)69上。因此，將數(shù)字高鎖存到節(jié)點(diǎn) 72上。節(jié)點(diǎn)72上的數(shù)字值是讀取時(shí)鐘信號(hào)RCLK的值。因此，如圖7中所圖解說明， 所述讀取時(shí)鐘信號(hào)RCLK轉(zhuǎn)換為高。
以類似方式，將所述寫入時(shí)鐘選擇信號(hào)CSBN鎖存到圖6的寫入時(shí)鐘產(chǎn)生器13 的鎖存器中。如果CSBN為低，那么節(jié)點(diǎn)73上的電壓被拉至接地并由交叉耦合的變 換器74-75鎖存。如果CSBN為高，那么節(jié)點(diǎn)73上的電壓保持其先前的鎖存狀態(tài)。如 圖7的波形圖顯示，CSBN在當(dāng)前說明的操作實(shí)例中為低。因此，將數(shù)字低鎖存到節(jié) 點(diǎn)73上，且將數(shù)字高鎖存到節(jié)點(diǎn)76上。節(jié)點(diǎn)76的數(shù)字值是寫入時(shí)鐘信號(hào)WCLK的 值。因此，如圖7中所圖解說明，寫入時(shí)鐘信號(hào)WCLK轉(zhuǎn)換為高。
在圖7的波形中，ACLK及BCLK兩者起初均為數(shù)字低。由于ACLK為低，因此 圖6的抑制時(shí)鐘產(chǎn)生器17中的節(jié)點(diǎn)200上存在數(shù)字高。因此，P-溝道晶體管201是非 導(dǎo)電的。由于BCLK為低，因此圖6的抑制時(shí)鐘產(chǎn)生器17中的節(jié)點(diǎn)202上存在數(shù)字 低。因此，N-溝道晶體管203是非導(dǎo)電的。因此，節(jié)點(diǎn)204保持鎖存以維持其先前的 數(shù)字值。當(dāng)如圖7中所圖解說明ACLK轉(zhuǎn)換為高時(shí)，變換器205將數(shù)字低確立于節(jié)點(diǎn) 200上，從而致使P-溝道晶體管201導(dǎo)電而致使N-溝道晶體管206非導(dǎo)電。因此，將 節(jié)點(diǎn)204向上拉至數(shù)字高。鎖存交叉耦合的變換器207及208以使節(jié)點(diǎn)209上的電壓 為數(shù)字低。節(jié)點(diǎn)209上的電壓是抑制時(shí)鐘信號(hào)SCLK。只要ACLK是數(shù)字高，那么無(wú) 論BCLK為何值，抑制時(shí)鐘產(chǎn)生器17的鎖存維持為此狀態(tài)。在圖7中請(qǐng)注意，信號(hào) SCLK在時(shí)間Tl是數(shù)字低且此后保持為數(shù)字低。
圖4的地址輸入鎖存器包括用于分別鎖存所述兩個(gè)讀取地址位值RADR[O]及 RADR[1]的鎖存器對(duì)77與78。當(dāng)信號(hào)RCLK為低時(shí)，鎖存器77及78是透明的，且 在RCLK的上升緣時(shí)進(jìn)行鎖存。因此，在RCLK的上升緣時(shí)將RADR[O]的值鎖存到鎖 存器77中的節(jié)點(diǎn)79上。因此，在RCLK的上升緣時(shí)將RADR[1]的值鎖存到鎖存器 78中的節(jié)點(diǎn)80上。
在圖7的波形圖中的時(shí)間T1， RCLK為低且尚未轉(zhuǎn)換為高。因此，鎖存器77是
透明的。因此，RADR[O]存在于節(jié)點(diǎn)79上。由于RCLK為低，因此NAND柵極81 輸出數(shù)字高。因此，門控電路82將RCA0及RCA0N兩者確立為高。由于RCAO及 RCAON為高且正驅(qū)動(dòng)圖3的列多路復(fù)用器/多路分用器中的寫入多路分用器的P-溝道 晶體管，因此所述寫入多路分用器被停用且所述位線并不耦合到所述列多路復(fù)用器/ 多路分用器的讀出放大器的輸入引線。所述寫入多路分用器被停用，因?yàn)橄乱徊綄⒁?執(zhí)行的操作是讀取操作。
在圖7的波形圖中的時(shí)間T1， RCLK為低且鎖存器78是透明的。因此，RADR[l] 存在于節(jié)點(diǎn)80上。由于如圖7中所圖解說明RWDCLK為數(shù)字低，因此經(jīng)由多路復(fù)用 器83將節(jié)點(diǎn)80 (見圖4)上的鎖存值RADR[1]供應(yīng)到節(jié)點(diǎn)84上。然而，由于ICLK 為低，因此門控電路85阻擋節(jié)點(diǎn)84上的信號(hào)輸出到字線輸出引線86及87上。數(shù)字 低信號(hào)存在于字線輸出引線86及87上。由于圖4的存儲(chǔ)器單元的存取晶體管為N-溝道晶體管，因此WLO及WL1上的低信號(hào)可防止陣列2中的任何存取晶體管導(dǎo)電。
圖4的地址輸入鎖存器進(jìn)一步包括用于分別鎖存所述兩個(gè)寫入地址位值WADR[O] 及WADR[1]的第二對(duì)鎖存器88與89。當(dāng)信號(hào)WCLK為低時(shí)，鎖存器88及89是透 明的，且在WCLK的上升緣時(shí)進(jìn)行鎖存。因此，在WCLK的上升緣時(shí)將WADR[O] 的值鎖存在鎖存器88中的節(jié)點(diǎn)90上。因此，在WCLK的上升緣時(shí)將WADR[1]的值 鎖存在鎖存器89中的節(jié)點(diǎn)91上。
在圖7的波形圖中的時(shí)間T1， WCLK為低且尚未轉(zhuǎn)換為高。因此，鎖存器88是 透明的。因此，WADR
存在于節(jié)點(diǎn)90上。由于WCLK為低，因此NAND柵極92 輸出數(shù)字高。因此，門控電路93迫使WCAO及WCAON兩者為低。由于WCAO及 WCA0N為高且正驅(qū)動(dòng)圖3的列多路復(fù)用器/多路分用器中的多路復(fù)用器的N-溝道晶體 管，因此所述多路分用器被停用且所述位線并不耦合到列多路復(fù)用器/多路分用器的數(shù) 據(jù)輸入引線DIN[7:0]及DINN[7:0]。
在圖7的波形圖中的時(shí)間Tl， WCLK為低且鎖存器89是透明的。因此，WADR[l] 存在于節(jié)點(diǎn)91上。由于如圖7中所圖解說明RWDCLK為數(shù)字低，因此節(jié)點(diǎn)91上的 值經(jīng)由多路復(fù)用器83供應(yīng)到節(jié)點(diǎn)84上。
在時(shí)間Tl處,ICLK為低。因此,列多路復(fù)用器/多路分用器3-10中的晶體管39-44 導(dǎo)電。每一位線對(duì)的位線耦合在一起，且耦合到電源電壓VCC。因此，可認(rèn)為所述位 線經(jīng)預(yù)充電。
下一步，外部供應(yīng)的第一輸入時(shí)鐘信號(hào)ACLK及外部供應(yīng)的第二輸入時(shí)鐘信號(hào) BCLK轉(zhuǎn)換為高。所述兩個(gè)時(shí)鐘信號(hào)ACLK與BCLK同時(shí)轉(zhuǎn)換為高。
在信號(hào)ACLK轉(zhuǎn)換之前，信號(hào)ACLK為數(shù)字低。如圖7的波形所示，CSAN為數(shù) 字低。因此，圖6的NOR柵極94正將數(shù)字高信號(hào)供應(yīng)到N-溝道晶體管95的柵極上。 當(dāng)ACLK轉(zhuǎn)換為高時(shí)，高信號(hào)存在于N-溝道晶體管96的柵極上。因此，N-溝道晶體 管96及95兩者導(dǎo)電達(dá)一短的時(shí)間量直到所述數(shù)字高ACLK信號(hào)傳播穿過變換器97 及98以及NOR柵極94以迫使N-溝道晶體管95的柵極上的電壓為低。因此，即刻經(jīng)
由晶體管96及95將節(jié)點(diǎn)69上的電壓拉至接地。從而將節(jié)點(diǎn)69上的電壓鎖存為數(shù)字 低且將節(jié)點(diǎn)72上的電壓鎖存為數(shù)字高。此在圖7的波形中由信號(hào)RCLK低到高轉(zhuǎn)換 來圖解說明。
WCLK產(chǎn)生器13中發(fā)生類似的情況。如圖7的波形所示，在信號(hào)BCLK低到高 轉(zhuǎn)換之前，CSAB為數(shù)字低。因此，圖6的NOR柵極99正將數(shù)字高信號(hào)供應(yīng)到N-溝道晶體管100的柵極上。當(dāng)BCLK轉(zhuǎn)換為高時(shí)，高信號(hào)存在于N-溝道晶體管101 的柵極上。因此，N-溝道晶體管101及100兩者導(dǎo)電達(dá)一短的時(shí)間量直到所述數(shù)字高 BCLK信號(hào)傳播穿過變換器102及103以及NOR柵極99以迫使N-溝道晶體管100的 柵極上的電壓為低。因此，即刻經(jīng)由晶體管101及100將節(jié)點(diǎn)73上的電壓拉至接地。 從而將節(jié)點(diǎn)73上的電壓鎖存為數(shù)字低且將節(jié)點(diǎn)76上的電壓鎖存為數(shù)字高。此在圖7 的波形中由信號(hào)WCLK低到高轉(zhuǎn)換來圖解說明。
當(dāng)RCLK轉(zhuǎn)換為高時(shí)，圖4的鎖存器77及78分別將讀取地址值RADR[O]及 RADR[1]鎖存到節(jié)點(diǎn)79及80上。此在圖7中標(biāo)為L(zhǎng)ATCHED AADR[1:0]的波形中由 垂直虛線圖解說明。由于RCLK為高且RWDCLK為低，因此NAND柵極81輸出數(shù) 字低信號(hào)。因此，門控電路82并不如以前那樣迫使RCA0及RCA0N兩者為高。節(jié)點(diǎn) 79上的鎖存RADR[O]值輸出為RCAO且其互補(bǔ)輸出為RCA0N。所述讀取列地址值被 供應(yīng)到列多路復(fù)用器/多路分用器3-10以準(zhǔn)備即將到來的讀取操作。此在圖7中由標(biāo) 為COLUMN ADR TO COL MUX (列地址到列多路復(fù)用器)的波形來表示。如圖3中 所見，讀取列地址RCAO及RCAON致使讀取多路復(fù)用器24選擇所述位線對(duì)中的一者 并將所選定的對(duì)耦合到讀出放大器25的輸入引線。
當(dāng)WCLK轉(zhuǎn)換為高時(shí)，圖4的鎖存器88及89分別將寫入地址值WADR[O]及 WADR[1]鎖存到節(jié)點(diǎn)90及91上。此在圖7中的標(biāo)為L(zhǎng)ATCHED BADR[1:0]的波形中 由垂直虛線來圖解說明。然而，由于信號(hào)RWDCLK為數(shù)字低，因此圖4的NAND柵 極92繼續(xù)輸出數(shù)字高，且門控電路93繼續(xù)迫使寫入列地址值WCAO及WCAON兩者 低到其非現(xiàn)用狀態(tài)。鎖存到節(jié)點(diǎn)91上的WADR[1]地址值被阻擋以免輸出到字線WL 上，因?yàn)镽WDCLK為數(shù)字低且正選擇多路復(fù)用器83的上部輸入引線。
返回到圖6,將節(jié)點(diǎn)69上的高到低轉(zhuǎn)換供應(yīng)到NAND柵極104的下部輸入引線。 因此，NAND柵極104將所述內(nèi)部時(shí)鐘信號(hào)ICLK確立為高。此在圖7中由信號(hào)ICLK 低到高轉(zhuǎn)換來表示。當(dāng)ICLK轉(zhuǎn)換為高時(shí)，那么陣列2的位線的預(yù)充電停止。圖3的 預(yù)充電晶體管39-44變?yōu)榉菍?dǎo)電以準(zhǔn)備即將到來的讀取操作。
當(dāng)ICLK轉(zhuǎn)換為高時(shí)，圖4的門控電路85不再將數(shù)字邏輯級(jí)低信號(hào)迫使到所述兩 個(gè)字線上。因此，節(jié)點(diǎn)80上的鎖存讀取地址值RADR[1]被輸出到字線WL1輸出引線 86上。所述讀取地址值的互補(bǔ)被輸出到字線WL0輸出引線87上。因此，數(shù)字高存在 于字線WL0及WL1中的一者上。此在圖7的波形中由標(biāo)為WL (WLO及WL1中的 一者)的波形的低到高轉(zhuǎn)換來表示。如圖2中所見，字線上的高值致使由十六個(gè)相關(guān) 聯(lián)存儲(chǔ)器單元行的所有存儲(chǔ)器單元的所有存取晶體管導(dǎo)電。 一個(gè)完整的十六位值從陣
列2輸出到所述八個(gè)列多路復(fù)用器/多路分用器。所述八個(gè)列多路復(fù)用器3-10基于讀 取地址值RCAO及RCAON的值選擇一個(gè)八位值以供輸出到所述存儲(chǔ)器的數(shù)據(jù)輸出引 線上。所選定位線對(duì)上的差分電壓耦合穿過所述列多路復(fù)用器/多路分用器的多路復(fù)用 器，且耦合到所述列多路復(fù)用器/多路分用器的讀出放大器的輸入引線上。所得的八位 值輸出到存儲(chǔ)器裝置1的輸出引線60-67上。圖7中圖解說明所述八位數(shù)據(jù)值是在標(biāo) 為DOUT[7:0](讀取)的波形中的時(shí)間T2輸出。
返回到圖6，單觸發(fā)電路105檢測(cè)所述信號(hào)ICLK低到高轉(zhuǎn)換。在延遲之后，單 觸發(fā)電路105輸出RESET信號(hào)的高脈沖。此在圖7中由標(biāo)為RESET的波形中的第一 高脈沖來圖解說明。在圖7中，標(biāo)為A的虛線箭頭表示單觸發(fā)電路105所引起的延遲。
RESET脈動(dòng)為高致使RCLK轉(zhuǎn)換為低，因?yàn)镽ESET的高值會(huì)存在于圖6的NAND 柵極106的上部輸入引線上。RDWCLK為數(shù)字低，因此數(shù)字高還存在于NAND柵極 106的下部輸入引線上。因此，NAND柵極106輸出數(shù)字低信號(hào)，從而致使P-溝道晶 體管107變?yōu)閷?dǎo)電。節(jié)點(diǎn)69被拉高，因?yàn)楣?jié)點(diǎn)69經(jīng)由晶體管107耦合到VCC。因此， 節(jié)點(diǎn)72上的信號(hào)RCLK轉(zhuǎn)換為低。此在圖7中由RCLK波形高到低轉(zhuǎn)換來圖解說明。 因此可看出，時(shí)間延遲多路復(fù)用器14及單觸發(fā)電路105 —起操作以在讀取操作的結(jié)束 清除所述RCLK信號(hào)低。
數(shù)字高存在于圖6中的NAND柵極104的上部輸入引線上。因此，ICLK為低。 當(dāng)節(jié)點(diǎn)86上的電壓轉(zhuǎn)換為高時(shí)，數(shù)字高信號(hào)還存在于NAND柵極104的下部輸入引 線上。因此，NAND柵極104輸出數(shù)字低信號(hào)。這在圖7中由信號(hào)ICLK高到低轉(zhuǎn)換 來圖解說明。因此，列多路復(fù)用器/多路分用器中的預(yù)充電晶體管39-44再次變?yōu)閷?dǎo)電 以為即將到來的寫入操作開始預(yù)充電操作。
在從所述存儲(chǔ)器裝置輸出的數(shù)據(jù)可因所述預(yù)充電而改變之前，將感測(cè)信號(hào)SENS 供應(yīng)到列多路復(fù)用器/多路分用器中的讀出放大器中的鎖存器。所述信號(hào)SENS的低到 高轉(zhuǎn)換致使所述列多路復(fù)用器/多路分用器中的鎖存器鎖存并維持正在存儲(chǔ)器裝置l的 輸出引線60-67上讀出的數(shù)據(jù)值。單觸發(fā)電路(未圖示)產(chǎn)生所述SENS信號(hào)并當(dāng) RWDCLK為低時(shí)在信號(hào)ICLK的下降緣時(shí)使所述SENS信號(hào)脈動(dòng)為高。可將輸出數(shù)據(jù) 的鎖存視為所述讀取操作的結(jié)束。
當(dāng)WCLK為數(shù)字高時(shí)RCLK轉(zhuǎn)換為低致使圖6的時(shí)間延遲多路復(fù)用器14中的 NOR柵極108的兩個(gè)輸入引線上存在數(shù)字低信號(hào)。因此，NOR柵極108輸出數(shù)字高 信號(hào)。此信號(hào)傳播穿過變換器109及110。因此，如圖7中由標(biāo)為RWDCLK的波形 中的低到高轉(zhuǎn)換所圖解說明，RWDCLK轉(zhuǎn)換為高。
返回到圖4,信號(hào)RWDCLK中的低到高轉(zhuǎn)換致使所述寫入地址值從圖4的地址 輸入鎖存器輸出。RWDCLK為高致使數(shù)字低存在于NAND柵極81的上部輸入引線上。 因此，NAND柵極81輸出數(shù)字高。這致使門控電路82迫使RCA0及RCA0N為數(shù)字 高值。迫使RCAO及RCAON兩者為高致使圖3的列多路復(fù)用器/多路分用器中的讀取 多路復(fù)用器24不將任何位線耦合到所述讀出放大器。
返回到圖4， RWDCLK為高致使NAND柵極92輸出數(shù)字高信號(hào)。因此，門控電 路93不再阻擋鎖存在鎖存器88中的寫入地址值WADR
輸出到WCA0及WCA0N 上。因此，寫入列地址值WADR
經(jīng)由門控電路93傳送到圖3的列多路復(fù)用器/多路 分用器中的寫入多路分用器26。因此，DIN[7:0]及DINN[7:0]上的數(shù)據(jù)輸入值經(jīng)由所 述列多路復(fù)用器/多路分用器的寫入多路分用器傳送到所選定組八對(duì)位線。選擇哪一組 八對(duì)由WCAO及WCAON的值來確定。在圖3中，將所述數(shù)據(jù)值傳送穿過所述寫入多 路分用器并向上傳送到存儲(chǔ)器陣列2中，以便可將所述數(shù)據(jù)值寫入到字線地址值WLO 及WL1所識(shí)別的存儲(chǔ)器單元行中。
返回到圖6， RWDCLK低到高轉(zhuǎn)換繼續(xù)傳播穿過變換器111及112并傳播到 NAND柵極113的上部輸入引線上。由于SCLK已為數(shù)字低，因此抑制器電路18中 的變換器210巳將數(shù)字高輸出到NAND柵極211的下部輸入引線上。由于WCLK為 數(shù)字高，因此NAND柵極211輸出數(shù)字低，且變換器212將信號(hào)SWCLK確立為高。 相應(yīng)地，當(dāng)SCLK為低時(shí)，寫入時(shí)鐘WCLK被選通穿過抑制器電路18并輸出為 SW(XK。
由于數(shù)字高信號(hào)SWCLK已存在于時(shí)間延遲多路復(fù)用器14中的NAND柵極113 的下部輸入引線上，因此NAND柵極113的上部輸入引線上低到高轉(zhuǎn)換致使NAND 柵極113輸出由變換器114變換的數(shù)字低信號(hào)。因此，將數(shù)字高信號(hào)確立于NAND柵 極115的上部輸入引線上。由于信號(hào)RESET的低值致使WCLK產(chǎn)生器電路13的NAND 柵極116輸出數(shù)字高信號(hào)，因此數(shù)字高信號(hào)已存在于NAND柵極115的下部輸入引線 上。因此，NAND柵極115輸出數(shù)字低信號(hào)，從而致使NAND柵極104將ICLK確立 為高。在圖7中，從RWDCLK的上升緣到ICLK的上升緣的此傳播延遲由標(biāo)為B的 虛線箭頭顯示。信號(hào)ICLK的上升緣終止所述寫入操作的預(yù)充電。
返回到圖4， ICLK的上升緣被供應(yīng)到門控電路85。因此，門控電路85不再迫使 WLO及WL1兩者為低，而是允許節(jié)點(diǎn)84上的寫入地址值WADR[1]輸出到字線WL1 輸入引線86上。由于在所述寫入操作期間RWDCLK的值為數(shù)字高，因此鎖存到節(jié)點(diǎn) 91中的寫入地址值被多路復(fù)用到節(jié)點(diǎn)84上。所述結(jié)果是寫入地址值WADR[1]輸出 到WL1輸出引線86上而其互補(bǔ)輸出到WLO輸出引線87上。此在圖7中由標(biāo)為WL (WL0及WL1中的一者)的波形中的轉(zhuǎn)換來圖解說明。
因此，在所述寫入操作期間，使用所述寫入地址值WADR
及WADR[1]來尋址 存儲(chǔ)器陣列2。此在圖7中由標(biāo)為COLUMN ADR TO COL MUX的波形中出現(xiàn)的標(biāo)記 WCA來表示。如圖7中所圖解說明，所述八個(gè)被尋址的存儲(chǔ)器單元中的數(shù)據(jù)可在時(shí) 間T3切換。
返回到圖6，單觸發(fā)電路105再次檢測(cè)到ICLK的低到高轉(zhuǎn)換。在圖7中由標(biāo)為C 的虛線箭頭表示的延遲之后，單觸發(fā)電路105輸出信號(hào)RESET的高脈沖。將信號(hào) RESET的高脈沖確立于NAND柵極116的上部輸入引線上。由于現(xiàn)在RWDCLK為高， 因此NAND柵極116的兩個(gè)輸入引線上存在數(shù)字高信號(hào)。NAND柵極116將數(shù)字低信
號(hào)驅(qū)動(dòng)到P-溝道晶體管117的柵極上，從而將數(shù)字高信號(hào)鎖存到WCLK產(chǎn)生器電路 13中的節(jié)點(diǎn)73上。因此，節(jié)點(diǎn)76上的信號(hào)WCLK轉(zhuǎn)換為低。此在圖7中由波形WCLK 高到低轉(zhuǎn)換來圖解說明。因此，時(shí)間延遲多路復(fù)用器14與單觸發(fā)電路105在所述寫入 操作的結(jié)束一起導(dǎo)致信號(hào)WCLK復(fù)位為低。
WCLK轉(zhuǎn)換為低致使抑制器電路18中的NAND柵極211輸出信號(hào)高。因此，變 換器212迫使SWCLK為低。因此，WCLK被選通穿過抑制器電路18，因?yàn)橐种菩盘?hào) SCLK為低。
SWCLK轉(zhuǎn)換為低致使時(shí)間延遲多路復(fù)用器14中的NAND柵極113輸出數(shù)字高。 變換器114輸出數(shù)字低，從而致使NAND柵極115輸出數(shù)字高。由于RCLK為數(shù)字低， 因此RCLK產(chǎn)生器電路12中的節(jié)點(diǎn)69上的電壓為數(shù)字高。NAND柵極104的兩個(gè)輸 入引線上存在數(shù)字高信號(hào)，從而致使NAND柵極104將ICLK確立為低。此在圖7中 由信號(hào)ICLK高到低轉(zhuǎn)換來圖解說明。
SWCLK轉(zhuǎn)換為低還致使數(shù)字高信號(hào)存在于圖6的NOR柵極108的下部輸入引線 上。NOR柵極108輸出傳播穿過變換器109及110的數(shù)字低信號(hào)，從而致使RWDCLK 在所述寫入操作的結(jié)束轉(zhuǎn)換為低。此在圖7中由標(biāo)為RWDCLK的波形中高到低轉(zhuǎn)換 來圖解說明。在此點(diǎn)處，起始存儲(chǔ)器陣列2的位線的預(yù)充電以準(zhǔn)備隨后的存儲(chǔ)器存取 操作。
因此可看出，偽雙端口存儲(chǔ)器裝置l執(zhí)行讀取操作，后跟寫入操作。所述讀取操 作的結(jié)束與所述寫入操作的開始并不依賴于輸入時(shí)鐘信號(hào)的下降緣。相反，使用經(jīng)由
邏輯電路及單觸發(fā)電路的異步傳播延遲來對(duì)執(zhí)行所述第一讀取操作、預(yù)充電用于第二 操作的存儲(chǔ)器位線及執(zhí)行所述第二寫入操作所必需的控制信號(hào)進(jìn)行定時(shí)。在存儲(chǔ)器裝 置的設(shè)計(jì)期間，可增加或減少延遲A、延遲B及延遲C的時(shí)間量以改變分配給讀取操 作對(duì)寫入操作的相對(duì)時(shí)間量。
圖7A是情形弁1的簡(jiǎn)化波形圖。ACLK與BCLK的上升緣一致。SCLK保持為低 且從不轉(zhuǎn)換為高。因此，圖6的抑制器電路18始終使WCLK的值通過以成為SWCLK 的值。將信號(hào)SWCLK供應(yīng)到時(shí)間延遲多路復(fù)用器14以取代WCLK。因此，時(shí)間延 遲多路復(fù)用器14接收RCLK及SWCLK (其具有與WCLK相同的定時(shí))，且產(chǎn)生時(shí) 間延遲信號(hào)RWDCLK以執(zhí)行所述讀取操作，后跟所述寫入操作。
在上文所說明的情景中，存在將要執(zhí)行的讀取操作及寫入操作。在其中僅將要執(zhí) 行讀取操作的情景中，那么將RCLK鎖存為高，為所述讀取操作將RWDCLK迫使為 低，然后單觸發(fā)電路105將RCLK清除為低，但WCLK不將被鎖存為高。因而， RWDCLK在所述讀取操作的結(jié)束不被迫使為高，且不會(huì)存在第二寫入操作。
同樣，在其中僅將要執(zhí)行寫入操作的情景中，那么將WCLK鎖存為高，但不將 RCLK鎖存為高。因此，為寫入操作將RWDCLK迫使為高，然后單觸發(fā)電路105在 所述讀取操作的結(jié)束將WCLK復(fù)位為低，但不會(huì)存在第二存儲(chǔ)器操作。
考慮一種其中當(dāng)尚未將RCLK鎖存為高時(shí)WCLK被鎖存為高的情形。時(shí)間延遲
多路復(fù)用器14將為寫入操作將RWDCLK確立為高，且如上文所說明將在其中將要執(zhí) 行寫入操作但不將執(zhí)行讀取操作的條件下起始所述寫入操作。如果RCLK然后因從所 述第一端口的嘗試性讀取而被鎖存為高(如在情形#3中)，那么時(shí)間延遲多路復(fù)用器 14中的NOR柵極108將輸出數(shù)字低，所述低信號(hào)將傳播穿過變換器109及110，且 RWDCLK將被確立為低。然而，在所述寫入操作完成之前將RWDCLK確立為低可導(dǎo) 致所述偽雙端口存儲(chǔ)器的故障。抑制時(shí)鐘產(chǎn)生器17及抑制器電路18可通過當(dāng)將 WCLK提供到時(shí)間延遲多路復(fù)用器14 (WCLK被提供到時(shí)間延遲多路復(fù)用器14，如 同SWCLK)時(shí)抑制將WCLK確立為高直到RCLK信號(hào)已轉(zhuǎn)換為高來防止此種情形的 發(fā)生。以此方式抑制WCLK可防止原本在寫入操作起始之后立即確立RCLK所發(fā)生 的故障。
圖8是圖解說明偽雙端口存儲(chǔ)器1在情形#2中的操作的波形圖。在情形#2中， 在時(shí)間Tl A首先將被供應(yīng)到所述存儲(chǔ)器的第一端口的第一輸入時(shí)鐘信號(hào)ACLK確立為 高。因此，CSAN及AADR[1:0]的值在時(shí)間T1A之后立即被所存到所述存儲(chǔ)器中。在 時(shí)間T1B稍后的某個(gè)時(shí)間，確立被供應(yīng)到所述存儲(chǔ)器的第二端口的第二輸入時(shí)鐘信號(hào) BCLK。因此，CSBN及BADR[1:0]與DATAIN[7:0]的值在時(shí)間T1B之后立即被鎖存 到所述存儲(chǔ)器中。
由于所述讀取操作將在所述寫入操作之前發(fā)生，因此較早的上升ACLK致使 RCLK得到確立。RCLK又在BCLK的上升緣之前起始所述讀取操作。當(dāng)所述讀取操 作完成時(shí)(如由傳播延遲A及RCLK的隨后下降緣所確定)，圖6的時(shí)間延遲多路復(fù) 用器14確立RWDCLK以起始所述寫入操作。所述寫入時(shí)鐘信號(hào)WCLK (其已在所述 時(shí)間確立)被選通穿過抑制器電路18并以SWCLK的形式供應(yīng)到時(shí)間延遲多路復(fù)用器 14。當(dāng)所述讀取操作完成時(shí)，因此時(shí)間延遲多路復(fù)用器14能夠起始所述寫入操作。
圖8A是情形弁2的簡(jiǎn)化波形圖。ACLK的上升緣先于BCLK的上升緣。SCLK保 持為低且從不轉(zhuǎn)換為高。因此，圖6的抑制器電路18從不抑制WCLK。 WCLK被選 通穿過抑制器電路18且被供應(yīng)到時(shí)間延遲多路復(fù)用器14，如同SWCLK。由于在所述 讀取操作完成時(shí)時(shí)間延遲多路復(fù)用器14處存在所述寫入信號(hào)SWCLK，因此時(shí)間延遲 多路復(fù)用器14能夠以與情形#1中相同的方式來起始所述寫入操作。
圖9是波形圖，其圖解說明偽雙端口存儲(chǔ)器1在情形#3中的操作。在情形#3中， 在時(shí)間T1B處首先確立被供應(yīng)到所述存儲(chǔ)器的第二端口的第二輸入時(shí)鐘信號(hào)BCLK。 因此，用于所述寫入操作的CSBN及BADR[1:0]與DATAIN[7:0]的值在時(shí)間T1B之后 立即被鎖存到所述存儲(chǔ)器中。在時(shí)間T1A稍后的某個(gè)時(shí)間，確立被供應(yīng)到所述存儲(chǔ)器 的第一端口的第一輸入時(shí)鐘信號(hào)ACLK。因此，用于所述讀取操作的CSAN及 AADR[1:0]的值在時(shí)間T1A之后立即被鎖存到所述存儲(chǔ)器中。
由于所述寫入操作將在所述讀取操作之后發(fā)生，因此較早的上升BCLK不被允許 將SWCLK確立為高以起始所述寫入操作。因此，所述抑制時(shí)鐘SCLK在起始周期(大 約在時(shí)間T1B與時(shí)間T1A之間)期間確立為高直到所述讀取時(shí)鐘ACLK轉(zhuǎn)換為高。
在此起始周期期間，SCLK抑制正被供應(yīng)到時(shí)間延遲多路復(fù)用器14的寫入時(shí)鐘(所述 寫入時(shí)鐘WCLK被供應(yīng)到時(shí)間延遲多路復(fù)用器14，如同SWCLK)。在此起始周期期 間抑制SWCLK防止時(shí)間延遲多路復(fù)用器14在所述讀取操作之前起始所述寫入操作。
結(jié)合圖6來解釋抑制時(shí)鐘SCLK的產(chǎn)生。此時(shí)，ACLK為低。因此，變換器205 將數(shù)字高輸出到節(jié)點(diǎn)200上。因此，P-溝道晶體管201不導(dǎo)電而N-溝道晶體管206導(dǎo) 電。BCLK起初為低，且然后轉(zhuǎn)換為高。因此，變換器213-215起初將數(shù)字高輸出到 N-溝道晶體管216的柵極上。因此，晶體管216起初是導(dǎo)電的但節(jié)點(diǎn)204并非耦合到 接地，因?yàn)镹-溝道晶體管203不導(dǎo)電。當(dāng)BCLK轉(zhuǎn)換為高時(shí)，節(jié)點(diǎn)202上的電壓轉(zhuǎn)換 為高，從而使N-溝道晶體管203導(dǎo)電。然而，節(jié)點(diǎn)202上的高信號(hào)傳播通過變換器 213-215以迫使N-溝道晶體管216的柵極為低并關(guān)斷晶體管216是需要時(shí)間的。因此， 對(duì)于BCLK的上升緣之后的短周期，所有三個(gè)N-溝道拉低晶體管203、 216及206均 導(dǎo)電且節(jié)點(diǎn)204即刻耦合到接地電位。即刻耦合到接地電位將數(shù)字低鎖存到節(jié)點(diǎn)204 上。因此，將節(jié)點(diǎn)209上的抑制時(shí)鐘SCLK確立為高。此在圖9中由標(biāo)為SCLK的波 形的上升緣來圖解說明。
即使WCLK在時(shí)間T1B之后立即上升，抑制時(shí)鐘SCLK的高值也會(huì)抑制供應(yīng)到 時(shí)間延遲多路復(fù)用器14的寫入時(shí)鐘信號(hào)SWCLK。此狀態(tài)會(huì)持續(xù)直到所述讀取端口的 輸入時(shí)鐘信號(hào)ACLK轉(zhuǎn)換為高。當(dāng)ACLK轉(zhuǎn)換為高時(shí)，變換器205將數(shù)字低輸出到節(jié) 點(diǎn)200上。P-溝道拉高晶體管201變?yōu)閷?dǎo)電，且節(jié)點(diǎn)204被鎖存并保持為高。因此， SCLK被鎖存并保持為低，從而結(jié)束抑制時(shí)鐘SCLK被確立的起始時(shí)間周期。因此， 可大體同時(shí)將RCLK及SWCLK的上升緣提供到時(shí)間延遲多路復(fù)用器14。
圖9A是情形弁3的簡(jiǎn)化波形圖。BCLK的上升緣先于ACLK的上升緣。BCLK的 上升緣在ACLK為低時(shí)致使圖6的抑制時(shí)鐘產(chǎn)生器17中的鎖存器將數(shù)字低鎖存到節(jié) 點(diǎn)204上，從而將抑制時(shí)鐘信號(hào)SCLK鎖存為高。因此，圖6的抑制器電路18抑制 SWCLK并在SCLK為高的時(shí)間期間保持SWCLK為低。當(dāng)ACLK轉(zhuǎn)換為高時(shí)，數(shù)字 高被鎖存到抑制時(shí)鐘產(chǎn)生器17中的節(jié)點(diǎn)204上，從而將SCLK鎖存為低。因此，抑制 器電路18不再將SWCLK保持為低。對(duì)于剩余的讀取及寫入操作，寫入時(shí)鐘WCLK 的值是SWCLK的值。時(shí)間延遲多路復(fù)用器14及單觸發(fā)電路105起始所述讀取操作且 然后如情形#1及#2中那樣起始所述寫入操作。
圖10是圖解說明偽雙端口存儲(chǔ)器1在其中ACLK具有比BCLK高的頻率的情形 下的操作的簡(jiǎn)化波形圖。ACLK的第一上升緣與BCLK的第一上升緣同時(shí)發(fā)生。這是 圖7的情形。所述第一寫入操作跟隨所述第一讀取操作之后。在圖10的情景中，ACLK 的第二上升緣的時(shí)間周圍不存在BCLK的上升緣。因此，圖10中的BCLK的第二上 升緣使第二讀取操作發(fā)生。在所述實(shí)例中，ACLK的第三上升緣與BCLK的第二上升 緣同時(shí)發(fā)生。這是圖7的狀態(tài)。因此，所述第二寫入操作跟隨所述第三讀取操作之后。
圖11是圖解說明偽雙端口存儲(chǔ)器1在其中BCLK的上升緣發(fā)生在ACLK的下部 部分期間的較早時(shí)間的情況下的操作的簡(jiǎn)化波形圖。BCLK的上升緣致使SCLK得到
確立，從而抑制SWCLK直到ACLK的第三上升緣。因此，所述寫入操作被延遲到所 述第三讀取操作之后。
圖12是圖解說明偽雙端口存儲(chǔ)器1在其中BCLK的上升緣比ACLK的下降緣提 早多于三個(gè)門延遲而發(fā)生的情形下的操作的簡(jiǎn)化波形圖。因此，BCLK在ACLK為高 的時(shí)間期間上升。在此情形下，當(dāng)BCLK的上升緣嘗試將節(jié)點(diǎn)204即刻拉至接地時(shí)， ACLK為高且保持節(jié)點(diǎn)204拉高到VCC。由于N-溝道晶體管206不導(dǎo)電，因此節(jié)點(diǎn) 204不被拉至接地且SCLK不被鎖存為高。因此，在起始周期期間不抑制SWCLK。因 此，圖中圖解說明SWCLK在BCLK轉(zhuǎn)換為高之后立即變?yōu)楦?。這致使寫入操作緊接 在所述第二讀取操作之后發(fā)生。圖12的波形中的第二讀取操作是因ACLK的第二上 升緣所引起的讀取操作。
可在存儲(chǔ)器裝置的設(shè)計(jì)期間增加或減少延遲A、延遲B及延遲C的時(shí)間量以改變 分配給所述讀取操作對(duì)所述寫入操作的相對(duì)時(shí)間比例。所述讀取操作的結(jié)束在時(shí)間上 可與所述寫入操作的開始重疊。在存儲(chǔ)器裝置的某些實(shí)施方案中，可向所述讀取操作 分配比所述寫入操作多的時(shí)間。在其它實(shí)施方案中，可向所述寫入操作分配比所述讀 取操作多的時(shí)間。由于并非使用外部供應(yīng)時(shí)鐘信號(hào)的下降緣來終止所述第一讀取操作 及/或起始所述第二寫入操作，因此可避免與使用外部時(shí)鐘信號(hào)的下降緣(其中所述下 降緣具有不需要的大量抖動(dòng))來起始所述寫入操作相關(guān)聯(lián)的問題。
雖然上文出于教授目的對(duì)某些具體實(shí)施例進(jìn)行了說明，但本發(fā)明并不局限于此。 可在以下實(shí)施例中使用所述偽雙端口存儲(chǔ)器的控制電路其中所述第一存儲(chǔ)器存取操 作是寫入操作而所述第二存儲(chǔ)器存取操作是讀取操作的實(shí)施例；其中所述第一存儲(chǔ)器 存取操作是寫入操作而所述第二存儲(chǔ)器存取操作是寫入操作的實(shí)施例；及其中所述第 一存儲(chǔ)器存取操作是讀取操作而所述第二存儲(chǔ)器存取操作是讀取操作的實(shí)施例。相應(yīng) 地，可在不背離如權(quán)利要求書中所論述的本發(fā)明的范圍的前提下實(shí)踐所說明的具體實(shí) 施例的各種特征的各種修改、變更及組合。
權(quán)利要求
1、一種偽雙端口存儲(chǔ)器，其包含存儲(chǔ)器單元陣列，其中所述陣列中的每一存儲(chǔ)器單元是六晶體管存儲(chǔ)器單元；第一端口，其包含第一多個(gè)地址輸入引線及一時(shí)鐘輸入引線，其中所述第一端口的所述時(shí)鐘輸入引線上的第一時(shí)鐘輸入信號(hào)的第一低到高轉(zhuǎn)換致使所述第一多個(gè)地址輸入引線上的地址被鎖存到所述偽雙端口存儲(chǔ)器中且起始所述存儲(chǔ)器單元陣列的第一存儲(chǔ)器存取；及第二端口，其包含第二多個(gè)地址輸入引線及一時(shí)鐘輸入引線，其中在第一情形下所述第二端口的所述時(shí)鐘輸入引線上的第二時(shí)鐘輸入信號(hào)在第一時(shí)間周期期間的低到高轉(zhuǎn)換將致使所述第二多個(gè)地址輸入引線上的地址被鎖存到所述偽雙端口存儲(chǔ)器中，且將致使在完成所述第一存儲(chǔ)器存取之后及在所述第一時(shí)鐘輸入信號(hào)的第二低到高轉(zhuǎn)換之前起始所述存儲(chǔ)器單元陣列的第二存儲(chǔ)器存取，及在第二情形下所述第二端口的所述時(shí)鐘輸入引線上的所述第二時(shí)鐘輸入信號(hào)在第二時(shí)間周期期間的低到高轉(zhuǎn)換將致使所述存儲(chǔ)器單元陣列的所述第二存儲(chǔ)器存取被延遲到所述第一時(shí)鐘輸入信號(hào)的所述第二低到高轉(zhuǎn)換之后，其中所述第一時(shí)間周期的結(jié)束與所述第二時(shí)間周期的開始一致。
2、 如權(quán)利要求1所述的偽雙端口存儲(chǔ)器，其中所述第一時(shí)鐘輸入信號(hào)在所述第 一低到高轉(zhuǎn)換時(shí)轉(zhuǎn)換為高，然后保持為高達(dá)一時(shí)間量，然后轉(zhuǎn)換為低，然后保持為低 達(dá)一時(shí)間量，且然后在所述第二低到高轉(zhuǎn)換時(shí)轉(zhuǎn)換為高，其中所述第一時(shí)鐘輸入信號(hào) 的所述第一低到高轉(zhuǎn)換與所述第一時(shí)間周期的開始大致一致，且其中所述第一時(shí)間周 期與所述第一時(shí)鐘輸入信號(hào)保持為高的所述時(shí)間量大致一致。
3、 如權(quán)利要求1所述的偽雙端口存儲(chǔ)器，其中所述第一時(shí)鐘輸入信號(hào)具有負(fù)載 循環(huán)，且其中所述第一存儲(chǔ)器存取具有持續(xù)時(shí)間，所述第一存儲(chǔ)器存取的所述持續(xù)時(shí) 間大致不依賴于所述第一時(shí)鐘輸入信號(hào)的所述負(fù)載循環(huán)。
4、 如權(quán)利要求1所述的偽雙端口存儲(chǔ)器，其中所述第一端口是只讀端口且其中 所述第二端口是只寫端口。
5、 如權(quán)利要求1所述的偽雙端口存儲(chǔ)器，其中在所述第一情形下所述第二存儲(chǔ) 器存取是大致緊接在完成所述第一存儲(chǔ)器存取之后起始的。
6、 如權(quán)利要求1所述的偽雙端口存儲(chǔ)器，其中所述第二存儲(chǔ)器存取包括初始預(yù)充電周期及隨后周期，在所述隨后周期期間信息被寫入到所述陣列的存儲(chǔ)器單元中。
7、 如權(quán)利要求l所述的偽雙端口存儲(chǔ)器，其進(jìn)一步包含時(shí)間延遲多路復(fù)用器，其具有讀取時(shí)鐘信號(hào)輸入引線、經(jīng)抑制寫入時(shí)鐘信號(hào)輸入 引線及控制信號(hào)輸出引線，其中所述時(shí)間延遲多路復(fù)用器的所述控制信號(hào)輸出引線攜載控制信號(hào)，所述控制信號(hào)確定是針對(duì)所述第一存儲(chǔ)器存取尋址所述存儲(chǔ)器單元陣列 還是針對(duì)所述第二存儲(chǔ)器存取尋址所述存儲(chǔ)器單元陣列；讀取時(shí)鐘產(chǎn)生器，其具有輸入引線及輸出引線，所述第一時(shí)鐘輸入信號(hào)存在于所 述輸入引線上，所述輸出引線耦合到所述時(shí)間延遲多路復(fù)用器的所述讀取時(shí)鐘信號(hào)輸 入引線；寫入時(shí)鐘產(chǎn)生器，其具有輸入引線及輸出引線，所述第二時(shí)鐘輸入信號(hào)存在于所 述輸入引線上；及寫入時(shí)鐘抑制器電路，其具有第一輸入引線、第二輸入引線、第三輸入引線及輸 出引線，所述第一時(shí)鐘輸入信號(hào)存在于所述第一輸入引線上，所述第二時(shí)鐘輸入信號(hào) 存在于所述第二輸入引線上，所述第三輸入引線耦合到所述寫入時(shí)鐘產(chǎn)生器的所述輸 出引線，所述輸出引線耦合到所述時(shí)間延遲多路復(fù)用器的所述經(jīng)抑制時(shí)鐘信號(hào)輸入引 線，其中所述寫入時(shí)鐘抑制器電路將所述第三輸入引線上的信號(hào)傳遞到所述輸出引線 或抑制將所述第三輸入引線上的所述信號(hào)傳遞到所述輸出引線，且其中在所述第二情 形下所述寫入時(shí)鐘抑制器電路在開始于所述第二時(shí)鐘輸入信號(hào)的所述低到高轉(zhuǎn)換并結(jié) 束于所述第一時(shí)鐘輸入信號(hào)的所述第二低到高轉(zhuǎn)換的時(shí)間周期期間抑制將所述第三輸 入引線上的所述信號(hào)傳遞到所述輸出引線。
8、 一種方法，其包含在偽雙端口存儲(chǔ)器的第一端口的時(shí)鐘信號(hào)輸入引線上接收第一時(shí)鐘信號(hào)，其中所 述第一時(shí)鐘輸入信號(hào)在第一低到高轉(zhuǎn)換時(shí)轉(zhuǎn)換為高，然后保持為高達(dá)一時(shí)間量，然后 在高到低轉(zhuǎn)換時(shí)轉(zhuǎn)換為低，然后保持為低達(dá)一時(shí)間量，且然后在第二低到高轉(zhuǎn)換時(shí)轉(zhuǎn) 換為高；在所述偽雙端口存儲(chǔ)器的第二端口的時(shí)鐘信號(hào)輸入引線上接收第二時(shí)鐘信號(hào)； 響應(yīng)于所述第一時(shí)鐘信號(hào)的所述第一低到高轉(zhuǎn)換執(zhí)行第一存儲(chǔ)器存取操作，所述 第一存儲(chǔ)器存取操作是在所述第一時(shí)鐘信號(hào)保持為高的所述時(shí)間量期間起始的，其中 所述第一存儲(chǔ)器存取操作是對(duì)所述偽雙端口存儲(chǔ)器的存儲(chǔ)器單元陣列的存取，其中所 述存儲(chǔ)器單元中的每一者是六晶體管存儲(chǔ)器單元，且其中所述第一存儲(chǔ)器存取操作具有持續(xù)時(shí)間，所述持續(xù)時(shí)間大致不依賴于所述第一時(shí)鐘信號(hào)保持為高的所述時(shí)間量； 及響應(yīng)于所述第二時(shí)鐘信號(hào)的低到高轉(zhuǎn)換執(zhí)行第二存儲(chǔ)器存取操作，其中所述第二 存儲(chǔ)器存取操作是對(duì)所述偽雙端口存儲(chǔ)器的所述存儲(chǔ)器單元陣列的存取，其中如果所 述第二時(shí)鐘信號(hào)的所述低到高轉(zhuǎn)換在第一時(shí)間周期中發(fā)生，那么所述第二存儲(chǔ)器存取 操作大致緊接在完成所述第一存儲(chǔ)器存取操作之后起始，且其中如果所述第二時(shí)鐘信 號(hào)的所述低到高轉(zhuǎn)換在第二時(shí)間周期中發(fā)生，那么所述第二存儲(chǔ)器存取操作不是緊接 在完成所述第一存儲(chǔ)器存取之后起始，而是在所述第一時(shí)鐘信號(hào)的所述第二低到高轉(zhuǎn) 換之后起始，其中所述第一時(shí)間周期的結(jié)束與所述第二時(shí)間周期的開始一致。
9、 如權(quán)利要求8所述的方法，其中所述第一時(shí)間周期與所述第一時(shí)鐘信號(hào)保持為高的所述時(shí)間量大致相同，且其中所述第二時(shí)間周期與所述第一時(shí)鐘信號(hào)保持為低 的所述時(shí)間量大致相同。
10、 如權(quán)利要求8所述的方法，其中所述第一端口是只讀端口，且其中所述第二端口是只寫端口。
11、 如權(quán)利要求8所述的方法，其中所述第一時(shí)鐘信號(hào)的所述高到低轉(zhuǎn)換不用于 控制何時(shí)完成所述第一存儲(chǔ)器存取操作，且其中所述第一時(shí)鐘信號(hào)的所述高到低轉(zhuǎn)換 不用于控制何時(shí)起始所述第二存儲(chǔ)器存取操作。
12、 如權(quán)利要求8所述的方法，其中所述第二存儲(chǔ)器存取操作包括初始預(yù)充電周 期及隨后周期，在所述隨后周期期間信息被寫入到所述陣列的存儲(chǔ)器單元中。
13、 如權(quán)利要求8所述的方法，其進(jìn)一步包含在所述第一時(shí)鐘信號(hào)的所述第一低到高轉(zhuǎn)換時(shí)設(shè)定讀取時(shí)鐘產(chǎn)生器中的鎖存器， 所述鎖存器輸出讀取時(shí)鐘信號(hào)；在所述第二時(shí)鐘信號(hào)的所述低到高轉(zhuǎn)換時(shí)設(shè)定寫入時(shí)鐘產(chǎn)生器中的鎖存器，所述鎖存器輸出寫入時(shí)鐘信號(hào)；使所述寫入時(shí)鐘信號(hào)運(yùn)行穿過抑制器電路，所述抑制器電路輸出經(jīng)抑制的寫入時(shí) 鐘信號(hào)，其中如果抑制時(shí)鐘輸入信號(hào)未被確立，那么所述經(jīng)抑制寫入時(shí)鐘信號(hào)與所述寫入時(shí)鐘信號(hào)大致相同，且其中如果所述抑制時(shí)鐘輸入信號(hào)被確立，那么抑制所述經(jīng) 抑制寫入時(shí)鐘信號(hào)；當(dāng)所述第一時(shí)鐘信號(hào)為高時(shí)設(shè)定抑制時(shí)鐘產(chǎn)生器中的鎖存器，且如果當(dāng)所述第一 時(shí)鐘信號(hào)為低時(shí)所述第二時(shí)鐘信號(hào)轉(zhuǎn)換為高，那么清除所述抑制時(shí)鐘產(chǎn)生器中的所述 鎖存器，其中抑制時(shí)鐘產(chǎn)生器將所述抑制時(shí)鐘輸入信號(hào)輸出到所述抑制電路，如果所述抑制時(shí)鐘產(chǎn)生器中的所述鎖存器被設(shè)定，那么所述抑制時(shí)鐘輸入信號(hào)為高，如果所 述抑制時(shí)鐘產(chǎn)生器中的所述鎖存器被清除，那么所述抑制時(shí)鐘輸入信號(hào)為低；將所述讀取時(shí)鐘信號(hào)及所述經(jīng)抑制寫入時(shí)鐘信號(hào)接收到時(shí)間延遲多路復(fù)用器上， 所述時(shí)間延遲多路復(fù)用器輸出控制信號(hào)，所述控制信號(hào)確定是針對(duì)所述第一存儲(chǔ)器存 取操作尋址所述存儲(chǔ)器單元陣列還是針對(duì)所述第二存儲(chǔ)器存取操作尋址所述存儲(chǔ)器單 元陣列。
14、 如權(quán)利要求13所述的方法，其進(jìn)一步包含從所述時(shí)間延遲多路復(fù)用器輸出預(yù)充電信號(hào)，所述預(yù)充電信號(hào)在所述第一存儲(chǔ)器 存取操作期間具有第一轉(zhuǎn)換，所述預(yù)充電信號(hào)在所述第二存儲(chǔ)器存取操作期間具有第二轉(zhuǎn)換；使用單觸發(fā)電路以響應(yīng)于所述預(yù)充電信號(hào)的所述第一轉(zhuǎn)換產(chǎn)生第一復(fù)位脈沖，所 述第一復(fù)位脈沖清除所述讀取時(shí)鐘產(chǎn)生器中的所述鎖存器；及使用所述單觸發(fā)電路以響應(yīng)于所述預(yù)充電信號(hào)的所述第二轉(zhuǎn)換產(chǎn)生第二復(fù)位脈 沖，所述第二復(fù)位脈沖清除所述寫入時(shí)鐘產(chǎn)生器中的所述鎖存器。
15、 一種存儲(chǔ)器，其包含 存儲(chǔ)器單元陣列，其中所述陣列中的每一存儲(chǔ)器單元是六晶體管存儲(chǔ)器單元； 第一端口，其包含第一多個(gè)地址輸入引線及一時(shí)鐘輸入引線，第一時(shí)鐘信號(hào)存在 于所述第一端口的所述時(shí)鐘輸入引線上，其中所述第一時(shí)鐘輸入信號(hào)在第一低到高轉(zhuǎn) 換時(shí)轉(zhuǎn)換為高，然后保持為高達(dá)一時(shí)間量，然后在高到低轉(zhuǎn)換時(shí)轉(zhuǎn)換為低，然后保持為低達(dá)一時(shí)間量，且然后在第二低到高轉(zhuǎn)換時(shí)轉(zhuǎn)換為高；第二端口，其包含第二多個(gè)地址輸入引線及一時(shí)鐘輸入引線，第二時(shí)鐘信號(hào)存在 于所述第二端口的所述時(shí)鐘輸入引線上；及起始裝置，其用于響應(yīng)于所述第一端口的所述時(shí)鐘輸入引線上的第一時(shí)鐘信號(hào)的 所述第一低到高轉(zhuǎn)換起始所述陣列的第一存儲(chǔ)器存取，其中所述第一存儲(chǔ)器存取具有 持續(xù)時(shí)間，所述持續(xù)時(shí)間大致不依賴于所述第一時(shí)鐘信號(hào)保持為高的所述時(shí)間量，所 述裝置還用于在第一情形下如果所述裝置在第一周期期間檢測(cè)到所述第二時(shí)鐘信號(hào)的低 到高轉(zhuǎn)換，那么大致緊接在完成所述第一存儲(chǔ)器存取之后起始所述陣列的第二存 儲(chǔ)器存取，及在第二情形下如果所述裝置在第二周期期間檢測(cè)到所述第二時(shí)鐘信號(hào)的所 述低到高轉(zhuǎn)換，那么在所述第一時(shí)鐘信號(hào)的所述第二低到高轉(zhuǎn)換之后起始所述第 二存儲(chǔ)器存取，其中所述第一時(shí)間周期的結(jié)束與所述第二時(shí)間周期的開始一致。
16、 如權(quán)利要求15所述的存儲(chǔ)器，其中所述第一時(shí)間周期大約與所述第一時(shí)鐘 周期保持為高的所述時(shí)間量一致。
17、 如權(quán)利要求15所述的存儲(chǔ)器，其中在所述第二情形下，所述第一存儲(chǔ)器存 取完成，然后延遲發(fā)生，且然后所述裝置起始所述第二存儲(chǔ)器存取。
18、 如權(quán)利要求15所述的存儲(chǔ)器，其中所述第一端口是只讀端口，且其中所述第二端口是只寫端口。
19、 如權(quán)利要求15所述的存儲(chǔ)器，其中所述存儲(chǔ)器是偽雙端口存儲(chǔ)器。
20、 如權(quán)利要求15所述的存儲(chǔ)器，其中所述第二存儲(chǔ)器存取包括初始預(yù)充電周 期及隨后周期，在所述隨后周期期間信息被寫入到所述陣列的存儲(chǔ)器單元中。
21、 一種偽雙端口存儲(chǔ)器，其包含存儲(chǔ)器單元陣列，其中所述陣列中的每一存儲(chǔ)器單元包括多個(gè)晶體管；第一端口，其包含第一多個(gè)地址輸入引線及一時(shí)鐘輸入引線，其中所述第一端口 的所述時(shí)鐘輸入引線上的第一時(shí)鐘輸入信號(hào)的第一低到高轉(zhuǎn)換致使所述第一多個(gè)地址 輸入引線上的地址被鎖存到所述偽雙端口存儲(chǔ)器中且起始所述存儲(chǔ)器單元陣列的第一存儲(chǔ)器存取；及第二端口，其包含第二多個(gè)地址輸入引線及一時(shí)鐘輸入引線，其中-在第一情形下所述第二端口的所述時(shí)鐘輸入引線上的第二時(shí)鐘輸入信號(hào)在第一時(shí)間周期期間的低到高轉(zhuǎn)換將致使所述第二多個(gè)地址輸入引線上的地址被鎖 存到所述偽雙端口存儲(chǔ)器中且將致使在完成所述第一存儲(chǔ)器存取之后及在所述第一時(shí)鐘輸入信號(hào)的第二低到高轉(zhuǎn)換之前起始所述存儲(chǔ)器單元陣列的第二存儲(chǔ)器存 取，及在第二情形下所述第二端口的所述時(shí)鐘輸入引線上的所述第二時(shí)鐘輸入信 號(hào)在第二時(shí)間周期期間的低到高轉(zhuǎn)換將致使所述存儲(chǔ)器單元陣列的所述第二存儲(chǔ) 器存取被延遲到所述第一時(shí)鐘輸入信號(hào)的所述第二低到高轉(zhuǎn)換之后，其中所述第 一時(shí)間周期的結(jié)束與所述第二時(shí)間周期的開始一致。 22、 一種方法，其包含在偽雙端口存儲(chǔ)器的第一端口的時(shí)鐘信號(hào)輸入引線上接收第一時(shí)鐘信號(hào)，其中所 述第一時(shí)鐘輸入信號(hào)在第一低到高轉(zhuǎn)換時(shí)轉(zhuǎn)換為高，然后保持為高達(dá)一時(shí)間量，然后 在高到低轉(zhuǎn)換時(shí)轉(zhuǎn)換為低，然后保持為低達(dá)一時(shí)間量，且然后在第二低到高轉(zhuǎn)換時(shí)轉(zhuǎn) 換為高；在所述偽雙端口存儲(chǔ)器的第二端口的時(shí)鐘信號(hào)輸入引線上接收第二時(shí)鐘信號(hào)； 響應(yīng)于所述第一時(shí)鐘信號(hào)的所述第一低到高轉(zhuǎn)換執(zhí)行第一存儲(chǔ)器存取操作，所述 第一存儲(chǔ)器存取操作是在所述第一時(shí)鐘信號(hào)保持為高的所述時(shí)間量期間起始的，其中 所述第一存儲(chǔ)器存取操作是對(duì)所述偽雙端口存儲(chǔ)器的存儲(chǔ)器單元陣列的存取，其中所 述存儲(chǔ)器單元中的每一者包括多個(gè)晶體管，且其中所述第一存儲(chǔ)器存取操作具有持續(xù)時(shí)間，所述持續(xù)時(shí)間大致不依賴于所述第一時(shí)鐘信號(hào)保持為高的所述時(shí)間量；及響應(yīng)于所述第二時(shí)鐘信號(hào)的低到高轉(zhuǎn)換執(zhí)行第二存儲(chǔ)器存取操作，其中所述第二 存儲(chǔ)器存取操作是對(duì)所述偽雙端口存儲(chǔ)器的所述存儲(chǔ)器單元陣列的存取，其中如果所 述第二時(shí)鐘信號(hào)的所述低到高轉(zhuǎn)換在第一時(shí)間周期中發(fā)生，那么所述第二存儲(chǔ)器存取 操作大致緊接在完成所述第一存儲(chǔ)器存取操作之后起始，且其中如果所述第二時(shí)鐘信 號(hào)的所述低到高轉(zhuǎn)換在第二時(shí)間周期中發(fā)生，那么所述第二存儲(chǔ)器存取操作不是緊接 在完成所述第一存儲(chǔ)器存取之后起始，而是在所述第一時(shí)鐘信號(hào)的所述第二低到高轉(zhuǎn) 換之后起始，其中所述第一時(shí)間周期的結(jié)束與所述第二時(shí)間周期的開始一致。
全文摘要
本發(fā)明揭示一種偽雙端口存儲(chǔ)器(1)，其具有第一端口、第二端口及六晶體管存儲(chǔ)器單元陣列(19)。在所述第一端口上接收到第一時(shí)鐘信號(hào)(ACLK)的上升緣時(shí)起始第一存儲(chǔ)器存取。響應(yīng)于所述第二端口上接收到第二時(shí)鐘信號(hào)(BCLK)的上升緣而起始第二存儲(chǔ)器存取。如果所述第二時(shí)鐘信號(hào)的所述上升緣在第一時(shí)間周期中發(fā)生，那么緊接在完成所述第一存儲(chǔ)器存取之后以偽雙端口的方式起始所述第二存儲(chǔ)器存取。如果所述第二時(shí)鐘信號(hào)的所述上升緣稍后在第二時(shí)間周期中發(fā)生，那么將所述第二存儲(chǔ)器存取延遲到所述第一時(shí)鐘信號(hào)的第二上升緣之后。所述第一及第二存儲(chǔ)器存取的持續(xù)時(shí)間并不依賴于所述時(shí)鐘信號(hào)的負(fù)載循環(huán)。
文檔編號(hào)G11C7/10GK101356585SQ200680050876
公開日2009年1月28日 申請(qǐng)日期2006年11月17日 優(yōu)先權(quán)日2005年11月17日
發(fā)明者鄭昌鎬 申請(qǐng)人:高通股份有限公司