。
[0032] 第一與非邏輯電路210包括第一 PMOS晶體管212,該第一 PMOS晶體管的柵極端子 接收第一輸入A 202并且其漏極端子被耦連至第一節(jié)點(diǎn)X 215。第二PMOS晶體管214的 柵極端子接收第二輸入B 204,并且第二PMOS晶體管214的漏極端子被耦連至第一節(jié)點(diǎn)X 215。第一 PMOS晶體管212和第二PMOS晶體管214中的每一個(gè)的源極端子被耦連至電源 端子VDD。
[0033] 第一與非邏輯電路210還包括第一 NMOS晶體管216和第二NMOS晶體管218。第 一 NMOS晶體管216的柵極端子接收第一輸入A 202,并且第一 NMOS晶體管216的漏極端子 被耦連至第一節(jié)點(diǎn)X 215。第二NMOS晶體管218的柵極端子接收第二輸入B 204,并且第 二NMOS晶體管218的漏極端子被耦連至第一 NMOS晶體管216的源極端子。第二NMOS晶 體管218的源極端子被耦連至接地端子。
[0034] 第二與非邏輯電路220被耦連至第一與非邏輯電路210?，F(xiàn)在對(duì)第二與非邏輯電 路電路220進(jìn)行解釋。第三PMOS晶體管222的柵極端子被耦連至第一節(jié)點(diǎn)X 215。第三 PMOS晶體管222的源極端子被耦連至電源端子VDD。第三NMOS晶體管224的柵極端子被 耦連至第一節(jié)點(diǎn)X 215。第三NMOS晶體管224的源極端子被耦連至第二節(jié)點(diǎn)Y 217。第三 NMOS晶體管224的漏極端子被耦連至第三PMOS晶體管222的漏極端子從而形成第三節(jié)點(diǎn) Z 219〇
[0035] 第四PMOS晶體管226的柵極端子接收第二輸入B 204。第四PMOS晶體管226的 源極端子被耦連至電源端子VDD。第五PMOS晶體管228的柵極端子接收第一輸入A 202。 第五PMOS晶體管228的漏極端子被耦連至第三節(jié)點(diǎn)Z 219。第五PMOS晶體管228的源極 端子被耦連至第四PMOS晶體管226的漏極端子。
[0036] 第四NMOS晶體管230的柵極端子接收第一輸入A 202。第四NMOS晶體管230的 源極端子被耦連至接地端子。第五NMOS晶體管232的柵極端子接收第二輸入B 204。第五 NMOS晶體管232的源極端子被耦連至接地端子。第五NMOS晶體管232的漏極端子被耦連 至第四NMOS晶體管230的漏極端子從而形成第二節(jié)點(diǎn)Y 217。
[0037] 異或非邏輯電路205的輸出Nl 234是在第三節(jié)點(diǎn)Z 219產(chǎn)生的。將輸出Nl 234 定義為：
[0039] 從而，異或非邏輯電路205對(duì)第一輸入A 202和第二輸入B 204進(jìn)行XNOR邏輯運(yùn) 算（異或非邏輯運(yùn)算）。第一反相器235被耦連至第三節(jié)點(diǎn)Z 219并接收異或非邏輯電路 205的輸出Nl 234。第一反相器235通過使異或非邏輯電路205的輸出Nl 234反相來產(chǎn) 生異或輸出N2 236。將異或輸出N2定義為：
[0041] 從而，對(duì)第一輸入A 202和第二輸入B 204執(zhí)行異或邏輯運(yùn)算從而獲得異或輸出 N2。進(jìn)位產(chǎn)生電路245包括第六PMOS晶體管238、第六NMOS晶體管240、第七PMOS晶體管 242和第七NMOS晶體管244。第一 PMOS晶體管212、第二PMOS晶體管214、第四NMOS晶體 管230和第五NMOS晶體管232在進(jìn)位產(chǎn)生電路245和異或非邏輯電路205之間共享。
[0042] 第六PMOS晶體管238的柵極端子從第一反相器235接收異或輸出N2 236。第六 PMOS晶體管238的源極端子被耦連至第一節(jié)點(diǎn)X 215。第六NMOS晶體管240的柵極端子 接收異或非邏輯電路205的輸出Nl 234。第六NMOS晶體管240的源極端子被耦連至第二 節(jié)點(diǎn)Y 217。
[0043] 第七PMOS晶體管242的柵極端子接收第三輸入C 206。第七PMOS晶體管242的 源極端子被耦連至第一節(jié)點(diǎn)X 215。第七NMOS晶體管244的柵極端子接收第三輸入C 206。 第七NMOS晶體管244的源極端子被耦連至第二節(jié)點(diǎn)Y 217。第七NMOS晶體管244的漏極 端子被耦連至第七PMOS晶體管242的漏極端子從而形成第四節(jié)點(diǎn)M 243。第六PMOS晶體 管238的漏極端子和第六NMOS晶體管240的漏極端子被耦連至第四節(jié)點(diǎn)M 243。
[0044] 反相進(jìn)位巧246是在第四節(jié)點(diǎn)M 243產(chǎn)生的。將反相進(jìn)位246定義為
[0046] 第二反相器247被耦連至第四節(jié)點(diǎn)M 243。第二反相器247在接收到反相進(jìn)位(Μ 246時(shí)產(chǎn)生進(jìn)位（Co) 248。全加器200進(jìn)一步包括第四反相器207,該第四反相器在接收到 該第三輸入C 206時(shí)產(chǎn)生反相第三輸入(f) 208。
[0047] 現(xiàn)在對(duì)求和產(chǎn)生電路250進(jìn)行解釋。求和產(chǎn)生電路250接收異或非邏輯電路205 的輸出Nl 234、異或輸出N2 236和反相第三輸入（f) 208。求和產(chǎn)生電路250產(chǎn)生反相 和。求和產(chǎn)生電路250包括第八PMOS晶體管252、第八NMOS晶體管254、第九PMOS晶體 管256和第九NMOS晶體管258。第八PMOS晶體管252的柵極端子接收反相第三輸入（f ) 208。第八PMOS晶體管252的源極端子接收異或輸出N2 236。
[0048] 第八NMOS晶體管254的柵極端子接收反相第三輸入(f) 208。第八NMOS晶體管 254的源極端子接收異或非邏輯電路205的輸出Nl 234。第九PMOS晶體管256的柵極端子 接收異或輸出N2 236,并且第九PMOS晶體管256的源極端子接收反相第三輸入（f) 208。
[0049] 第九NMOS晶體管258的柵極端子接收異或非邏輯電路205的輸出Nl 234。第九 NMOS晶體管258的源極端子接收反相第三輸入（f) 208。第九NMOS晶體管258的漏極端 子被耦連至第九PMOS晶體管256的漏極端子從而形成第五節(jié)點(diǎn)K 260。
[0050] 求和產(chǎn)生電路250產(chǎn)生反相和，該反相和是在第五節(jié)點(diǎn)K 260產(chǎn)生的。將反相和 定義為
[0052] 第八PMOS晶體管252的漏極端子和第八NMOS晶體管254的漏極端子被耦連至 第五節(jié)點(diǎn)K 260。第三反相器265被耦連至第五節(jié)點(diǎn)K 260并在接收到反相和時(shí)產(chǎn)生和 (S)270〇
[0053] 現(xiàn)在借助于邏輯狀態(tài)對(duì)圖2中所示出的全加器200的操作進(jìn)行解釋。在一個(gè)狀態(tài) 下，當(dāng)?shù)谝惠斎階 202、第二輸入B 204和第三輸入C 206中的每一個(gè)處于邏輯'0'時(shí)，第 一節(jié)點(diǎn)X 215處于邏輯'1'，以及第三節(jié)點(diǎn)Z 219也處于邏輯'1'，其代表異或非邏輯電路 205的輸出Nl 234。從而，第一反相器235所產(chǎn)生的異或輸出N2 236處于邏輯'0'。進(jìn)位 產(chǎn)生電路245在接收到Nl 234和N2 236時(shí)產(chǎn)生反相進(jìn)位(?! 246,該反向進(jìn)位處于邏輯 '1'并因此進(jìn)位（Co)處于邏輯'0'。此外，求和產(chǎn)生電路250接收（處于邏輯'1'的）反 相第三輸入(f ) 208、異或非邏輯電路205的（處于邏輯'1'的）輸出Nl 234以及（處于 邏輯'〇'的）異或輸出N2 236。從而，求和產(chǎn)生電路250通過第九PMOS晶體管256產(chǎn)生處 于邏輯'1'的反相和。反相和是在第五節(jié)點(diǎn)K 260產(chǎn)生的。第三反相器265所產(chǎn)生的和S 270處于邏輯'0'。
[0054] 在一個(gè)狀態(tài)下，當(dāng)?shù)谝惠斎階 202和第二輸入B 204保持在邏輯'0'而第三輸入 C 206轉(zhuǎn)變至邏輯'1'時(shí)，第一節(jié)點(diǎn)X 215保持在邏輯'1'。其結(jié)果是，第三節(jié)點(diǎn)Z 219保 持在邏輯'1'，第三節(jié)點(diǎn)代表異或非邏輯電路205的輸出Nl 234。從而，第一反相器235所 產(chǎn)生的異或輸出N2 236保持在邏輯'0'。進(jìn)位產(chǎn)生電路245在接收到NI 234和N2 236時(shí) 產(chǎn)生反相進(jìn)位246,該反向進(jìn)位處于邏輯'1'并因此進(jìn)位（Co)處于邏輯'0'。同樣，求 和產(chǎn)生電路250接收（處于邏輯'0'的）反相第三輸入208、異或非邏輯電路205的 (處于邏輯'1'的）輸出Nl 234以及（處于邏輯'0'的）異或輸出N2 236。從而，求和產(chǎn) 生電路250通過第九NMOS晶體管258產(chǎn)生處于邏輯'0'的反相和。反相和是在第五節(jié)點(diǎn) K 260產(chǎn)生的。第三反相器265所產(chǎn)生的和S 270處于邏輯'1'。
[0055] 在一個(gè)狀態(tài)下，當(dāng)?shù)谝惠斎階 202保持在邏輯'0'并且第二輸入B 204轉(zhuǎn)變至邏 輯'1'并且第三輸入C 206轉(zhuǎn)變至邏輯'0'時(shí)，第一節(jié)點(diǎn)X 215保持在邏輯'1'。然而，第 三節(jié)點(diǎn)Z 219通過第三NMOS晶體管224和第五NMOS晶體管232轉(zhuǎn)變至邏輯'0'。第三節(jié) 點(diǎn)Z 219代表異或非邏輯電路205的輸出Nl 234。從而，第一反相器235所產(chǎn)生的異或輸 出N2 236處于邏輯' Γ。進(jìn)位產(chǎn)生電路245通過第一 PMOS晶體管212和第七PMOS晶體 管242產(chǎn)生反相進(jìn)位246,該反向進(jìn)位處于邏輯'1'并因此進(jìn)位（Co)處于邏輯'0'。 同樣，求和產(chǎn)生電路250接收（處于邏輯'1'的）反相第三輸入（Γ) 208、異或非邏輯電路 205的（處于邏輯'0'的）輸出Nl 234以及（處于邏輯'1'的）異或輸出N2 236。從而， 求和產(chǎn)生電路250通過第八NMOS晶體管254產(chǎn)生處于邏輯'0'的反相和。反相和是在