具有共享晶體管的低面積全加器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種集成電路，并且更具體地涉及使用MOS晶體管實(shí)現(xiàn)的全加器。
【背景技術(shù)】
[0002] 由于集成電路（IC)的持續(xù)發(fā)展，全加器占據(jù)了任何電路設(shè)計(jì)的面積和功率的大 部分。IC中消耗功率的各單元是邏輯實(shí)施方式、全加器、觸發(fā)器、RAM、時(shí)鐘樹和集成式時(shí)鐘 門控（ICG)單元。全加器在典型數(shù)字設(shè)計(jì)中消耗總面積的30-40%和總功率的30-40%。 [0003] 全加器所消耗的功率與用于實(shí)現(xiàn)全加器的晶體管的數(shù)量成正比。因此，明顯的是， 隨著晶體管總數(shù)減少，全加器所消耗的功率同樣會減少。同樣，全加器面積的減小將直接轉(zhuǎn) 變?yōu)樾酒娣e的減小和成本的節(jié)約。同樣，由于全加器在數(shù)據(jù)通路中是最關(guān)鍵的，改善全加 器所消耗的面積和功率提高了使用全加器的數(shù)字設(shè)計(jì)的性能。

【發(fā)明內(nèi)容】

[0004] 提供此概述是為了遵守美國專利法實(shí)施細(xì)則第37章第1. 73條，要求發(fā)明概述簡 潔地指出發(fā)明本質(zhì)和實(shí)質(zhì)。在理解它不會被用于解釋或限制要求要求書的范圍或含義的情 況下提交此概述。
[0005] 實(shí)施例提供了一種全加器。全加器包括異或非邏輯電路。異或非邏輯電路接收第 一輸入和第二輸入。第一反相器接收該異或非邏輯電路的輸出并產(chǎn)生異或輸出。進(jìn)位產(chǎn)生 電路接收該異或非邏輯電路的該輸出、該異或輸出和第三輸入。該進(jìn)位產(chǎn)生電路產(chǎn)生反相 進(jìn)位。第二反相器被耦連至該進(jìn)位產(chǎn)生電路并在接收到該反相進(jìn)位時(shí)產(chǎn)生進(jìn)位。
[0006] 求和產(chǎn)生電路接收該異或非邏輯電路的該輸出、該異或輸出和該第三輸入。該求 和產(chǎn)生電路產(chǎn)生反相和。第三反相器耦連至該求和產(chǎn)生電路并在接收到該反相和時(shí)產(chǎn)生 和。
[0007] 在以下附圖和【具體實(shí)施方式】中提供了其他方面和示例實(shí)施例。
[0008] 附圖簡要說明
[0009] 圖1示出一種常規(guī)全加器；
[0010] 圖2示出一種根據(jù)實(shí)施例的全加器；以及
[0011] 圖3示出一種根據(jù)實(shí)施例的計(jì)算裝置。
【具體實(shí)施方式】
[0012] 圖1示出一種常規(guī)全加器100。常規(guī)全加器100包括進(jìn)位產(chǎn)生電路105、求和產(chǎn)生 電路125、第一反相器155和第二反相器160?，F(xiàn)在對進(jìn)位產(chǎn)生電路105進(jìn)行解釋。進(jìn)位產(chǎn) 生電路105包括第一 PMOS晶體管102,該第一 PMOS晶體管的柵極端子接收第一輸入A 103 并且其源極端子被耦連至電源端子VDD。第一 PMOS晶體管102的漏極端子被耦連至第二 PMOS晶體管104的源極端子。第二PMOS晶體管104的柵極端子接收第二輸入B 107。
[0013] 第二PMOS晶體管104的漏極端子被耦連至第一節(jié)點(diǎn)M。進(jìn)位產(chǎn)生電路105進(jìn)一步 包括第一 NMOS晶體管106,該第一 NMOS晶體管的柵極端子接收第一輸入A 103并且其漏 極端子被耦連至第一節(jié)點(diǎn)M。第一 NMOS晶體管106的源極端子被耦連至第二NMOS晶體管 108的漏極端子。第二NMOS晶體管108的柵極端子接收第二輸入B 107,并且第二NMOS晶 體管108的源極端子被耦連至接地端子。
[0014] 進(jìn)位產(chǎn)生電路105進(jìn)一步包括第三PMOS晶體管114、第四PMOS晶體管116、第五 PMOS晶體管110、第三NMOS晶體管118、第四NMOS晶體管120和第五NMOS晶體管112。第 三PMOS晶體管114的柵極端子接收第一輸入A 103,并且第三PMOS晶體管114的源極端子 被耦連至電源端子VDD。第四PMOS晶體管116的柵極端子接收第二輸入B 107,并且第四 PMOS晶體管116的源極端子被耦連至電源端子VDD。
[0015] 第三PMOS晶體管114的漏極端子和第四PMOS晶體管116的漏極端子被耦連至第 五PMOS晶體管110的源極端子。第五PMOS晶體管110的柵極端子接收第三輸入C 109,并 且第五PMOS晶體管110的漏極端子被耦連至第一節(jié)點(diǎn)M。
[0016] 第三NMOS晶體管118的柵極端子接收第一輸入A 103,并且第三NMOS晶體管118 的源極端子被耦連至接地端子。第四NMOS晶體管120的柵極端子接收第二輸入B 107,并 且第四NMOS晶體管120的源極端子被耦連至接地端子。
[0017] 第三NMOS晶體管118的漏極端子和第四NMOS晶體管120的漏極端子被耦連至第 五NMOS晶體管112的源極端子。第五NMOS晶體管112的柵極端子接收第三輸入C 109,并 且第五NMOS晶體管112的漏極端子被耦連至第一節(jié)點(diǎn)M并被耦連至第五PMOS晶體管110 的漏極端子。
[0018] 第一節(jié)點(diǎn)M接收進(jìn)位產(chǎn)生電路105的輸出。第一反相器155被耦連至第一節(jié)點(diǎn)M 并在接收到進(jìn)位產(chǎn)生電路105的輸出時(shí)產(chǎn)生進(jìn)位Co 156?，F(xiàn)在對求和產(chǎn)生電路125進(jìn)行解 釋。求和產(chǎn)生電路125被耦連至第一節(jié)點(diǎn)M并接收進(jìn)位產(chǎn)生電路105的輸出。第六PMOS 晶體管126、第七PMOS晶體管128和第八PMOS晶體管130中的每一個的柵極端子分別接收 第一輸入A 103、第二輸入B 107和第三輸入C 109。
[0019] 第六PMOS晶體管126、第七PMOS晶體管128和第八PMOS晶體管130中的每一個 的源極端子被耦連至電源端子VDD。第六PMOS晶體管126、第七PMOS晶體管128和第八 PMOS晶體管130中的每一個的漏極端子被耦連至第九PMOS晶體管122的源極端子。
[0020] 第六NMOS晶體管132、第七NMOS晶體管134和第八NMOS晶體管136中的每一個 的柵極端子分別接收第一輸入A 103、第二輸入B 107和第三輸入C 109。第六NMOS晶體 管132、第七NMOS晶體管134和第八NMOS晶體管136中的每一個的源極端子被耦連至接地 端子。第六NMOS晶體管132、第七NMOS晶體管134和第八NMOS晶體管136中的每一個的 漏極端子被耦連至第九NMOS晶體管124的源極端子。
[0021 ] 第九PMOS晶體管122和第九NMOS晶體管124中的每一個的柵極端子被耦連至第 一節(jié)點(diǎn)M并接收進(jìn)位產(chǎn)生電路105的輸出。第九PMOS晶體管122的漏極端子和第九NMOS 晶體管124的漏極端子被耦連至第二節(jié)點(diǎn)K。
[0022] 第十PMOS晶體管140、第^^一 PMOS晶體管142和第十二PMOS晶體管144中的每 一個的柵極端子分別接收第一輸入A 103、第二輸入B 107和第三輸入C 109。第十二PMOS 晶體管144的源極端子被耦連至電源端子VDD。第十二PMOS晶體管144的漏極端子被耦連 至第十一 PMOS晶體管142的源極端子，并且第十一 PMOS晶體管142的漏極端子被耦連至 第十PMOS晶體管140的源極端子。
[0023] 第十NMOS晶體管146、第^^一 NMOS晶體管148和第十二NMOS晶體管150中的每 一個的柵極端子分別接收第一輸入A 103、第二輸入B 107和第三輸入C 109。第十二NMOS 晶體管150的源極端子被耦連至接地端子。第十二NMOS晶體管150的漏極端子被耦連至 第十一 NMOS晶體管148的源極端子，并且第十一 NMOS晶體管148的漏極端子被耦連至第 十NMOS晶體管146的源極端子。
[0024] 第十PMOS晶體管140的漏極端子和第十NMOS晶體管146的漏極端子被耦連至第 二節(jié)點(diǎn)K。第二節(jié)點(diǎn)K接收求和產(chǎn)生電路125的輸出。第二反相器160被耦連至第二節(jié)點(diǎn) K并在接收到求和產(chǎn)生電路125的輸出時(shí)產(chǎn)生和S 162。
[0025] 現(xiàn)在對圖1中所示出的常規(guī)全加器100的操作進(jìn)行解釋。進(jìn)位產(chǎn)生電路105接收 第一輸入A 103、第二輸入B 107和第三輸入C 109并在第一節(jié)點(diǎn)M產(chǎn)生反相進(jìn)位。將反相 進(jìn)位定義為
[0027] 第一反相器155接收節(jié)點(diǎn)M處所產(chǎn)生的反相進(jìn)位。第一反相器155在接收到反相 進(jìn)位(?時(shí)產(chǎn)生進(jìn)位Co 156。求和產(chǎn)生電路125接收來自進(jìn)位產(chǎn)生電路105的反相進(jìn)位、 以及第一輸入A 103、第二輸入B 107和第三輸入C 109。求和產(chǎn)生電路125在第二節(jié)點(diǎn)K 產(chǎn)生反相和。將反相和定義為
[0029] 第二反相器160被耦連至第二節(jié)點(diǎn)K并在接收到反相和時(shí)產(chǎn)生和S 162。常規(guī)全 加器100利用至少28個晶體管。此外，和S 162取決于反相進(jìn)位，反相進(jìn)位減小處理速度。
[0030] 圖2示出一個根據(jù)實(shí)施例的全加器200。全加器200包括異或非邏輯電路205、進(jìn) 位產(chǎn)生電路245、求和產(chǎn)生電路250、第一反相器235、第二反相器247、第三反相器265和第 四反相器207。該異或非邏輯電路205接收第一輸入A 202和第二輸入B 204。第一反相 器235接收異或非邏輯電路205的輸出Nl 234并產(chǎn)生異或輸出N2 236。
[0031] 異或非邏輯電路205包括第一與非邏輯電路210和第二與非邏輯電路220。第一 與非邏輯電路210接收第一輸入A 202和第二輸入B 204。第二與非邏輯電路220接收第 一與非邏輯電路210的輸出、第一輸入A 202和第二輸入B 204。第二與非邏輯電路220產(chǎn) 生異或非邏輯電路205的輸出Nl 234