是表示圖6的轉換速率控制輸出電路的動作狀態(tài)的動作波形圖。
[0104]圖8表示使圖6的轉換速率控制輸出電路la的延遲時間DLY1、DLY2變化的情況下對輸出信號Vout的影響。圖8的最上段的圖是輸入信號Vin的動作波形。圖8的第二段的圖是輸出部2的P溝道M0SFET4的柵極電壓Vpga的邏輯電平VA的動作波形。圖8的第三段的圖是輸出部2的N溝道M0SFET3的柵極電壓Vnga的邏輯電平VB的動作波形。圖8的最下段的圖是輸出信號Vout的動作波形。在圖8的例子中，設定為DLY1 = DLY2 = DLY。在從第二段的圖到最下段的圖中，實線表示DLY = Ins的情況，虛線表示DLY = 5ns的情況，單點劃線表示DLY = 10ns的情況。如圖8所示，生成與對前沿時及后沿時分別設定的延遲時間DLY大致相等的死區(qū)時間DT，即使使死區(qū)時間變化，輸出信號Vout的轉換速率也為一定。
[0105]圖9是在圖6的轉換速率控制輸出電路la中使前沿時及后沿時的轉換速率SRr、SRf變化的情況下的動作波形的例子。為了變更轉換速率SRr、SRf，將低端晶體管驅動部10的速度調整電阻13及高端晶體管驅動部15的速度調整電阻17變更。設得到實線的波形的情況下的速度調整電阻13、17的值分別為2kQ、lkQ，在點線的波形的情況下，將電阻值分另IJ設為4kQ、2kQ，在單點劃線的波形的情況下將電阻值分別設為6kQ、3kQ，在雙點劃線的波形的情況下將電阻值分別設為8kQ、4kQ，在虛線的情況下將電阻值分別設為10kQ、5k Ω 0
[0106]這樣，通過將速度調整電阻13、17變更，能夠容易地變更轉換速率SRr、SRf。此外，也可以通過速度調整電阻13、17分別設定輸出部2的P溝道M0SFET4及N溝道M0SFET3的導通的條件，能夠容易地構成通用性更高的輸出電路。
[0107]如上述那樣，轉換速率控制輸出電路la的轉換速率SRr、SRf大致由輸出部2的M0SFET的柵極電容充電的時間決定。由于將柵極電容充電的電流大致由低端晶體管驅動部10及高端晶體管驅動部15的輸出電阻決定，所以也可以代替速度調整電阻13、17的插入，而通過分別調整低端晶體管驅動部的P溝道M0SFET12的導通電阻及高端晶體管驅動部15的N溝道M0SFET16的導通電阻來加以實現。
[0108]圖10是變更P溝道M0SFET12及N溝道M0SFET16的晶體管尺寸來設定轉換速率SRr,SRf的情況下的動作波形的例子。圖10的從最上段到最下段的圖與圖8的從最上段到最下段的圖分別對應。將得到實線的波形的情況下的P溝道M0SFET12及N溝道M0SFET16的晶體管尺寸分別設為1，在是點線的情況下設為2，在是單點劃線的情況下設為3，在是雙點劃線的情況下設為4，在是虛線的情況下設為5。另外，前沿時及后沿時都為相同尺寸的晶體管尺寸。晶體管尺寸是W/L。這里，W是柵寬，L是柵長，上述的晶體管尺寸的變更通過將W實質地改變來進行。
[0109]這樣，即使不使用速度調整電阻，也能夠通過改變晶體管尺寸、調整驅動部的M0SFET的導通電阻而容易地設定轉換速率。
[0110]圖11是表示將連接到輸出端子41的負荷電容的靜電電容值變更的情況下對輸出信號Vout有無影響的動作波形的例子。圖11的從最上段的圖到第四段的圖與圖8的從最上段的圖到最下段的圖分別對應。圖11的最下段的圖表示使輸出部2的N溝道M0SFET3及P溝道M0SFET4的柵漏極間電容的靜電電容值分別變大為3pF及6pF的情況下的輸出信號Vout的動作波形。都是實線表示CL = 10pF的情況、虛線表示CL = 20pF的情況、單點劃線表示CL = 30pF的情況、雙點劃線表示CL = 40pF的情況。
[0111]在輸出部2的M0SFET的柵漏極間分別連接電容器5、6，通過將考慮了米勒效果的電容值設定為接近最大的負荷電容值，即使是驅動比其小的電容值的負荷電容的情況，轉換速率也幾乎不變化，能夠得到穩(wěn)定的動作波形。通過將電容器5、6的靜電電容值設定得充分大，轉換速率SRr、SRf不易受連接到輸出端子41的負荷電容43的電容值CL的影響。
[0112]另外，在上述圖9?圖11中，對第二實施方式的轉換速率控制輸出電路la的情況進行了說明，但顯然在第一實施方式的轉換速率控制輸出電路1的情況下也為同樣的結果Ο
[0113](第三實施方式)
[0114]在上述轉換速率控制輸出電路中，根據由速度調整電阻13、17等決定的驅動能力，控制輸出部2的MOSFET的導通時間，設定轉換速率。由于速度調整電阻13、17等連接在電源電壓與接地之間，所以其驅動能力由于電源電壓變化而受到影響。在電源電壓顯著地下降時，能夠從速度調整電阻13、17等輸出的、對MOSFET的柵極電容進行充電的充電電流變得非常小。因此，轉換速率變得非常小。如果輸出信號Vout的轉換速率變小，則無法以希望的動作頻率輸出輸出信號Vout來驅動負荷，所以優(yōu)選的是監(jiān)視電源電壓。
[0115]在本實施方式的轉換速率控制輸出電路lb中，對第二實施方式的轉換速率控制輸出電路la追加了低電壓保護部50及NAND60。以下，對于與第二實施方式的轉換速率控制輸出電路la相同的電路要素及連接賦予相同的標號，并省略詳細的說明。
[0116]如圖12所示，本實施方式的轉換速率控制輸出電路lb還具備低電壓保護部50和NAND60。低電壓保護部50包括檢測電源電壓的電壓檢測部51、和將檢測到的電源電壓與預先設定的閾值電壓比較并將結果輸出的比較器52。電壓檢測部51由串聯連接的兩個電阻51a、51b構成。比較器52包括輸入端子53、輸入晶體管54、反轉晶體管55和第一輸出端子56。輸入晶體管54及反轉晶體管55—起構成以電阻為負荷的逆變器電路。輸入晶體管54的基極端子連接在比較器52的輸入端子53上，輸入端子53連接在電壓檢測部51的兩個電阻51a、51b的連接點上。閾值電壓是輸入晶體管54的基極發(fā)射極間的導通電壓，例如是0.6V。反轉晶體管55的基極端子連接在輸入晶體管54的集電極端子上。反轉晶體管55的集電極端子連接在比較器52的第一輸出端子56上。比較器的第一輸出端子56連接在NAND60的一方的輸入上。輸入信號Vin被i輸入NAND60的另一方的輸入中。
[0117]在電源電壓處于通常的動作范圍內的情況下，比較器52的輸入端子53的電位為輸入晶體管54的基極發(fā)射極電壓的導通電壓以上，輸入晶體管54導通。因此，反轉晶體管55的基極發(fā)射極電壓是導通電壓以下，反轉晶體管55截止。因此，比較器52的第一輸出端子56輸出高電平，NAND60輸出按照輸入信號Vin的信號。
[0118]另一方面，如果電源電壓下降，比較器52的輸入端子53的電壓低于輸入晶體管54的基極發(fā)射極間導通電壓，則輸入晶體管54截止。由于反轉晶體管55的基極發(fā)射極間電壓上升到導通電壓，所以反轉晶體管55導通。因此，NAND60的一方的輸入為低電平，不論輸入信號Vin如何，NAND60都輸出高電平，輸出部2的P溝道M0SFET4為截止狀態(tài)，N溝道M0SFET3被維持為導通狀態(tài)。
[0119]另外，低電壓保護部50為了保證以比作為CMOS結構的其他部分的動作極限的電壓低的電壓動作，優(yōu)選的是由雙極晶體管或低閾值的M0S晶體管構成。
[0120]這樣，在本實施方式的轉換速率控制輸出電路lb中，在電源電壓下降了的情況下，不論輸入信號Vin如何，都將輸出信號Vout的電平維持為低電平。
[0121](第四實施方式)
[0122]圖13是例示有關第四實施方式的轉換速率控制輸出電路的電路圖。
[0123]在第三實施方式的轉換速率控制輸出電路lb中，使用配置在輸入側的NAND，將以后的邏輯電路的動作屏蔽，所以保證了輸入側的NAND電路的低電壓動作界限內的動作。由于NAND電路具有將兩個MOSFET串聯連接的輸入電路結構，所以為了保證NAND電路的動作，需要晶體管的導通、截止的閾值電壓的2倍以上的電源電壓。為了在更低的電源電壓內保證光接收電路的動作，需要一些追加內容。
[0124]本實施方式的轉換速率控制輸出電路還具備低電壓保護部50、柵極開關64、65、低端晶體管驅動部遮斷開關66、67和高端晶體管驅動部遮斷開關68、69。以下，關于與第三實施方式的轉換速率控制輸出電路lb相同的電路要素及連接，賦予相同的標號，并適當省略詳細的說明。
[0125]關于低電壓保護部50，與第三實施方式的轉換速率控制輸出電路lb大致相同。本實施方式的低電壓保護部50具有第二輸出端子57。第二輸出端子57連接在輸入晶體管54的集電極端子上。
[0126]柵極開關64連接在輸出部2的P溝道M0SFET4的柵源極間。柵極開關65在輸出部2的N溝道M0SFET3的柵極與電源端子45之間與電阻65a串聯地連接。柵極開關64、65的柵極端子分別連接在比較器的第一輸出端子56及第二輸出端子57上。
[0127]低端晶體管驅動部遮斷開關66連接在電源端子45與低端晶體管驅動部10a的P溝道M0SFET12之間。低端晶體管驅動部遮斷開關67連接在低端晶體管驅動部10a的N溝道M0SFET11與接地端子46之間。低端晶體管驅動部遮斷開關66、67的柵極端子分別連接在比較器52的第二輸出端子57及第一輸出端子56上。
[0128]高端晶體管驅動部遮斷開關68連接在電源端子45與高端晶體管驅動部15a的P溝道M0SFET18之間。高端晶體管驅動部遮斷開關69連接在高端晶體管驅動部15a的N溝道M0SFET16與接地端子46之間。高端晶體管驅動部遮斷開關68、69的柵極端子分別連接在比較器52的第二輸出端子57及第一輸出端子56上。
[0129]在電源端子45的電位處于通常的動作電壓范圍內的情況下，比較器52的輸入端子53的電位為輸入晶體管54的基極發(fā)射極電壓的導通電壓以上，輸入晶體管54導通。反轉晶體管55的基極發(fā)射極電壓是導通電壓以下，反轉晶體管55截止。由此，比較器52的第一輸出端子56輸出高電平。第二輸出端子57輸出低電平。
[0130]柵極開關64、65由于第一輸出端子56及第二輸出端子57的輸出而都被截止。因而，輸出部2的P溝道M0SFET4及N溝道M0SFET3為動作啟用的狀態(tài)。低端晶體管驅動部遮斷開關66、67及高端晶體管驅動部遮斷開關68、69由于第一輸出端子56及第二輸出端子57的輸出而全部導通。因而，低端晶體管驅動部10及高端晶體管驅動部15都為動作啟用的狀態(tài)。
[0131]另一方面，如果電源電壓下降，比較器52的輸入端子53的電壓使得輸入晶體管54的