端子41上的負荷電容43 (CL)如何，都能夠使輸出信號以大致一定的轉(zhuǎn)換速率SRf下降。
[0079]在與P溝道的情況同樣地以0.6μπι規(guī)則制作的典型的晶體管的情況下，A(N)?7。如果設(shè)N溝道M0SFET3的柵漏極間連接的電容器5的靜電電容值Cgr (N)為lpF，柵源極間寄生電容Cgs為0.6pF，則根據(jù)式(2)，成為Ciss (N) = 8.6pF。這里，如果將希望的SRf與前沿時同樣地設(shè)為例如最大5V/6ns，則成為以下所述。
[0080]Ich(N)?Ciss(N).SRf = 8.6pFX5V/6ns = 7.2mA
[0081]如果設(shè)速度調(diào)整電阻13的電阻值例如為2kQ，則成為Vdd/(Ronl3+2kQ) ^ 5V/2k Ω = 2.5mA，與Ich(N)相比充分小，經(jīng)由速度調(diào)整電阻13的電流可以認為是丨旦定電流。
[0082]這樣，與輸出的前沿的情況同樣，通過將P溝道M0SFET12的導(dǎo)通電阻及速度調(diào)整電阻13的合計的電阻值設(shè)定得充分大，能夠以恒定電流充電輸出部2的N溝道M0SFET3的柵極電容Ciss (N)。通過以恒定電流充電N溝道M0SFET3的柵極電容Ciss (N)，能夠使輸出信號的后沿的轉(zhuǎn)換速率SRf成為大致一定的值。可以通過調(diào)整低端晶體管驅(qū)動部10的P溝道M0SFET12的導(dǎo)通電阻及速度調(diào)整電阻13的合計的電阻值來設(shè)定轉(zhuǎn)換速率SRf。此外，關(guān)于轉(zhuǎn)換速率SRf，能夠利用柵漏極間的電容器5的電容值調(diào)整N溝道M0SFET3的柵極電容Ciss (N)，也可以與低端晶體管驅(qū)動部10的輸出電阻值一起進行調(diào)整設(shè)定。
[0083]這樣，在本實施方式的轉(zhuǎn)換速率控制輸出電路1中，能夠分別容易地設(shè)定輸出信號Vout的前沿時及后沿時的轉(zhuǎn)換速率SRr、SRf ο通過將輸出部2的M0SFET的輸入電容Ciss設(shè)定為與負荷電容CL相同程度的值，能夠得到不依賴負荷電容CL而具有大致一定的轉(zhuǎn)換速率的輸出信號Vout。此外，在本實施方式的轉(zhuǎn)換速率控制輸出電路1中，能夠在前沿時和后沿時分別設(shè)定轉(zhuǎn)換速率。因而，能夠按照由于連接在輸出端子41上的負荷或連接到負荷上的布線的布線長等而產(chǎn)生的寄生電感，來設(shè)定轉(zhuǎn)換速率，能夠構(gòu)成具有更高的通用性的接口電路。此外，在轉(zhuǎn)換速率控制輸出電路1中，為了將輸出部2的M0SFET的柵極電容Ciss充電而使用電阻元件或驅(qū)動用的M0SFET的導(dǎo)通電阻，所以與使用恒定電流電路驅(qū)動的情況相比能夠使耗電變小。此外，在轉(zhuǎn)換速率控制輸出電路1中，由于低端監(jiān)視部20及高端監(jiān)視部25在檢測到輸出部2的一方M0SFET的關(guān)斷后開始另一方的M0SFET的導(dǎo)通，并且導(dǎo)通的M0SFET以一定的轉(zhuǎn)換速率上升，所以輸出部2中的同時導(dǎo)通的發(fā)生幾乎被抑制。因而，在本實施方式的轉(zhuǎn)換速率控制輸出電路1中實現(xiàn)低耗電化。
[0084]圖5是使負荷電容43的電容值從10pF向40pF每次變化10pF的情況下的各部的動作波形，是在上述計算中使用的典型的0.6 μπι規(guī)則的制造工藝中、A(P) =6、Cgr(P)=2pF、速度調(diào)整電阻13的電阻值=lkQ,A(N) = 7,Cgr(N) = lpF、速度調(diào)整電阻17的電阻值=lkQ的情況下的動作波形。圖5的最上段到最下段的波形圖與圖4的最上段到最下段的波形圖分別對應(yīng)。如圖5的第二段的圖及第三段的圖所示，如果使負荷電容43變化，則表示米勒電容的平坦的部分的電壓值變化，但沒有時間軸上的變化。因此，輸出信號Vout的前沿及后沿的轉(zhuǎn)換速率SRr、SRf幾乎示出一定的值。
[0085](第二實施方式)
[0086]圖6是例示有關(guān)第二實施方式的轉(zhuǎn)換速率控制輸出電路的電路圖。
[0087]圖7是用來說明圖6的轉(zhuǎn)換速率控制輸出電路的動作的動作波形圖。
[0088]第二實施方式的轉(zhuǎn)換速率控制輸出電路相對于第一實施方式的轉(zhuǎn)換速率控制輸出電路，更積極地設(shè)定用于防止輸出部2的N溝道M0SFET3及P溝道M0SFET4的同時導(dǎo)通的死區(qū)時間，這點上是不同的。以下，對于與第一實施方式的轉(zhuǎn)換速率控制輸出電路1相同的電路要素及連接賦予相同的標號，并省略詳細的說明。
[0089]本實施方式的轉(zhuǎn)換速率控制輸出電路la具備輸出部2、低端晶體管驅(qū)動部10、高端晶體管驅(qū)動部15、低端監(jiān)視部20a、高端監(jiān)視部25a和輸入部30a。低端監(jiān)視部20a、高端監(jiān)視部25a及輸入部30a與第一實施方式的轉(zhuǎn)換速率控制輸出電路1中不同，其他部分大致相同。
[0090]低端監(jiān)視部20a包括3輸入的NAND22a和逆變器21、23。對3輸入的NAND22a的1個輸入，輸入輸出部2的N溝道M0SFET3的柵極電壓Vnga。對第二個輸入，輸入輸入信號Vino對第三個輸入，輸入延遲信號生成部(延遲部)35的輸出。
[0091]高端監(jiān)視部25a包括NAND26a、2輸入的N0R29和逆變器27。對于NAND26a輸入輸入信號Vin和輸出部2的P溝道M0SFET4的柵極電壓Vpga。對于2輸入的N0R29的第一個輸入，連接NAND26a的輸出，在另一個輸入上，連接延遲信號生成部35的輸出。
[0092]延遲信號生成部35連接在輸入信號Vin上，生成從輸入信號Vin延遲的信號波形。延遲信號生成部35也可以在前沿時及后沿時生成相同的延遲時間，也可以生成分別不同的延遲時間。延遲信號生成部35也可以使用由例如電容器和電阻構(gòu)成的時間常數(shù)電路或延遲線、定時器電路等的模擬技術(shù)，也可以使用分頻器等數(shù)字技術(shù)。此外，也可以在內(nèi)部將延遲時間固定，也可以與外部部件或可變電源等連接而使延遲時間可變。
[0093]前沿時的死區(qū)時間DT1是根據(jù)延遲信號生成部35的前沿時的延遲時間DLY1而設(shè)定的。前沿時的死區(qū)時間DT1被規(guī)定為輸出部2的P溝道M0SFET4關(guān)斷、然后N溝道M0SFET3開始導(dǎo)通為止的期間。后沿時的死區(qū)時間DT2用輸出部2的N溝道M0SFET3關(guān)斷、然后P溝道M0SFET4開始導(dǎo)通為止的期間規(guī)定。
[0094]在圖7中，為了表示死區(qū)時間生成的次序，示意地表示各部的電壓的動作波形。圖7的最上段的圖是輸入信號Vin的動作波形。圖7的第二段的圖是延遲信號生成部35輸出的延遲信號VDLY的動作波形。圖7的第三段的圖是輸出部2的P溝道M0SFET4的柵極電壓Vpga的動作波形，表示P溝道M0SFET4在柵極電壓Vpga為高電平時截止、在低電平時導(dǎo)通。圖7的第四段的圖是輸出部2的N溝道M0SFET3的柵極電壓Vnga的動作波形，表示N溝道M0SFET3在Vnga為高電平時導(dǎo)通、在低電平時截止。圖7的最下段的圖是輸出信號Vout的動作波形。另外，關(guān)于圖7的Vpga及Vnga的動作波形，為了僅表示高電平及低電平的邏輯電平，表示了圖6的A點(表示Vpga的邏輯)及B點(表示Vnga的邏輯)的電壓VA、VB的波形。以后，在表示動作波形的情況下，只要沒有特別否定，Vpga及Vnga的動作波形就分別是相當(dāng)于A點及B點的部位的電壓VA、VB的波形。
[0095]如圖7所示，在時刻t0，如果從輸入端子40將輸入信號Vin向延遲信號生成部35輸入，則延遲信號生成部35檢測輸入電壓Vin的前沿，在時刻tl’輸出上升的延遲信號VDLY。
[0096]在高端監(jiān)視部25a的N0R29中，分別被輸入輸入信號Vin及延遲信號VDLY。輸入信號Vin經(jīng)由NAND26a被輸入，但NAND26a的另一方的輸入被輸入P溝道M0SFET4的柵極電壓Vpga，所以在時刻t0被輸入高電平。N0R29由于輸出輸入信號Vin與延遲信號VDLY的邏輯或的反轉(zhuǎn)，所以在時刻t0輸出高電平。低端監(jiān)視部20將N0R29的輸出經(jīng)由逆變器27反轉(zhuǎn)并輸出，使低端晶體管驅(qū)動部10的N溝道M0SFET導(dǎo)通，并使輸出部2的N溝道M0SFET3的柵極電壓Vnga(VB)成為低電平。輸出部2的N溝道M0SFET3在時刻t0開始關(guān)斷。
[0097]在低端監(jiān)視部20a的NAND22a中，分別被輸入輸入信號Vin、延遲信號VDLY及N溝道M0SFET3的柵極電壓Vnga。由于低端監(jiān)視部20a輸出這些信號的邏輯與的反轉(zhuǎn)，所以低端監(jiān)視部20a的輸出在時刻tl’邏輯電平反轉(zhuǎn)。因此，高端晶體管驅(qū)動部15在時刻tl’使輸出部2的P溝道M0SFET4的柵極電壓Vpga成為低電平，使P溝道M0SFET4導(dǎo)通。
[0098]這樣，在輸入信號Vin的前沿時t0，輸出部2的N溝道M0SFET3關(guān)斷，在延遲時間DLY1的經(jīng)過后的時刻tl’，P溝道M0SFET4導(dǎo)通。因而，在輸入信號Vin的前沿時，輸出信號V0Ut具有與延遲時間DLY1大致相等的死區(qū)時間DT1。
[0099]延遲信號生成部35在時刻t2檢測到輸入電壓Vin的后沿的情況下，延遲信號VDLY輸出高電平。在低端監(jiān)視部20a的NAND22a中，分別被輸入輸入信號Vin、延遲信號VDLY及輸出部2的N溝道M0SFET3的柵極電壓Vnga。由于低端監(jiān)視部20a輸出這些信號的邏輯與，所以在時刻t2，低端監(jiān)視部20a的輸出的邏輯電平反轉(zhuǎn)。因此，高端晶體管驅(qū)動部15在時刻t2使輸出部2的P溝道M0SFET4的柵極電壓Vpga成為高電平，使P溝道M0SFET4關(guān)斷。
[0100]在高端監(jiān)視部25a的N0R29中，分別被輸入輸入信號Vin及延遲信號VDLY。輸入信號Vin經(jīng)由NAND26a被輸入，在時刻t2，輸入信號Vin反轉(zhuǎn)為低電平，所以NAND26a的輸出不論其他輸入如何都是高電平。N0R29由于輸出NAND26a的輸出與延遲信號VDLY的邏輯或的反轉(zhuǎn)，所以在時刻t2輸出低電平。低端監(jiān)視部20a將N0R29的輸出經(jīng)由逆變器27反轉(zhuǎn)并輸出，使低端晶體管驅(qū)動部10的N溝道M0SFET11導(dǎo)通，將輸出部2的N溝道M0SFET3的柵極電壓Vnga維持為低電平。在時刻t2，輸出部2的P溝道M0SFET4及N溝道M0SFET3都是截止?fàn)顟B(tài)。然后，在時刻t3’，延遲信號生成部35使輸出反轉(zhuǎn)為低電平。因此，高端監(jiān)視部25a的N0R29的輸出反轉(zhuǎn)。接受高端監(jiān)視部25a的輸出，低端晶體管驅(qū)動部10使輸出部的N溝道M0SFET3的柵極電壓Vnga成為高電平，使N溝道M0SFET3導(dǎo)通。由此，輸出信號Vout從高電平轉(zhuǎn)變?yōu)榈碗娖健?br>[0101]這樣，在本實施方式的轉(zhuǎn)換速率控制輸出電路la中，通過追加針對輸入信號Vin的延遲信號生成部35，能夠容易地生成死區(qū)時間，在從低頻到高頻的動作中，能夠抑制因輸出部2的M0SFET的同時導(dǎo)通帶來的耗電。
[0102]另外，用來生成輸入信號Vin的前沿時及后沿時的死區(qū)時間的邏輯電路的結(jié)構(gòu)并不限定于上述，能夠進行將延遲信號生成部的輸出信號VDLY向高端監(jiān)視部的NAND輸入等各種各樣的變形。
[0103]圖8?圖11