提取第二 η位數(shù)字Y而針對第二 PRNG 4-450的外部訪問將會難以進行。在一個實施例中，比較器塊4-460整體或部分位于第二多個網(wǎng)格線路412-1至412-32之下，這進一步增加了篡改或觀察第二 PRNG
4-450和比較器塊4-460的操作的難度。
[0056]在一個實施例中，第二 PRNG 4-450包括線性反饋移位寄存器(LFSR)，該LFSR使用與第一 PRNG 4-410相同的種子和反饋功能來產(chǎn)生偽隨機數(shù)。結(jié)果，由第一 PRNG 4-410生成的二進制數(shù)X1X2——1?分別對應(yīng)于由第二 PRNG 4-450生成的二進制數(shù)y ——yn。
[0057]在一個實施例中，用來實施第二 PRNG 4-450的電路基本上復(fù)制了用來實施第一PRNG 4-410的電路。在另一實施例中，用來實施第二 PRNG 4-450的電路不同于用來實施第一 PRNG 4-410的電路，但是在使用與第一 PRNG 4-410相同的種子和反饋功能時產(chǎn)生相同的偽隨機數(shù)序列。
[0058]比較器4-470接收指示第一隨機數(shù)X的二進制數(shù)(X1, X2, , xn)的第一多個輸入信號419-1至419-32以及指示第二隨機數(shù)Y的二進制數(shù)(yi，y2，...，yn)的第二多個輸入信號418-1至418-32，以便生成塊輸出信號4-230，該塊輸出信號4-230指示X = Y或X # Y。在一個實施例中，比較器4-470生成塊輸出信號4-230，該塊輸出信號4-230在X = Y的情況下具有邏輯低值(例如，“O”)，并且在X # Y的情況下具有邏輯高值(例如，“ I”)。
[0059]在一個實施例中，如圖4A所示，比較器4-470并行地接收指示二進制數(shù)(X1, X2,, Xn)的第一多個輸入信號419-1至419-32以及指示二進制數(shù)G1, y2,..., yn)的第二多個輸入信號418-1至418-32。例如，比較器4-470包括具有數(shù)目為η的單元的迭代網(wǎng)絡(luò)(未示出)，每個單元接收一對位X和Y。在該迭代網(wǎng)絡(luò)中，該迭代網(wǎng)絡(luò)的第一單元(未示出)接收指示二進制數(shù)七和I i的輸入信號419-1和418-1，并且該迭代網(wǎng)絡(luò)的第二單元(未示出)接收指示二進制數(shù)X2和12的輸入信號419-2和418-2，等等。
[0060]在另一實施例中，比較器4-470按順序接收指示二進制數(shù)(Xl，X2,, xn)的第一多個輸入信號419-1至419-32以及指示二進制數(shù)(y” y2，...，yn)的第二多個輸入信號418-1至418-32。例如，比較器塊4-460包括第一串行化器，其并行地接收第一多個輸入信號419-1至419-32并且按順序輸出指示二進制數(shù)(Xl，x2，...，xn)之一的第一輸入信號。比較器塊4-460還包括第二串行化器，其并行地接收第二多個輸入信號418-1至418-32并且以與第一串行化器相同的順序輸出指示二進制數(shù)(yi，y2，...，yn)之一的第二輸入信號。結(jié)果，第一和第二串行化器向比較器4-470的單元輸出第一和第二輸入信號而使得該單元基本上同時接收到一對相對應(yīng)的二進制數(shù)(Xi, Yi)。比較器4-470生成塊輸出信號4-230，該塊輸出信號4-230在X = Y的情況下具有邏輯低值(例如，“O”)，并且在XfY的情況下具有邏輯高值(例如，“I”)。
[0061]圖4D是根據(jù)一個實施例的被包括在圖4A的網(wǎng)格塊中的第一 PRNG 4-410的電路圖。第一 PRNG 4-410包括LFSR 432、串行輸入并行輸出(SIPO)移位寄存器434、時鐘分頻器(clock divider) 436和多位鎖存器438。
[0062]向LFSR 432提供高頻時鐘(HSC)。在HFC的每個周期，LFSR 432根據(jù)LFSR 432的當前內(nèi)部狀態(tài)值和反饋功能而在其輸出(“out”)生成新的輸出位。LFSR 432還根據(jù)LFSR 432的當前內(nèi)部狀態(tài)值和反饋功能生成新的內(nèi)部狀態(tài)值。
[0063]當LFSR 432被初始化時，LFSR 432的內(nèi)部狀態(tài)值被設(shè)置為種子值。在一個實施例中，每個網(wǎng)格塊可以具有不同的種子值。
[0064]在一個實施例中，該種子值是由LFSR 432的設(shè)計預(yù)先確定的。在一個實施例中，由控制器或處理器將該種子值提供至LFSR 432，使用串行總線或并行總線將該種子值傳輸至LFSR 432。在一次初始化期間被提供至LFSR 432的種子值可以不同于在之前或后續(xù)初始化期間被提供至LFSR 432的種子值。
[0065]LFSR 432所使用的反饋功能可以由電路設(shè)計來確定?？商鎿Q地，該反饋功能可以由使用串行總線或并行總線而被提供至LFSR 432的反饋矢量來確定。例如，該反饋矢量可以包括用于LSFR中的每個分接頭(tap)的控制位，其中該分接頭被用來在相應(yīng)控制位處于第一邏輯狀態(tài)時生成反饋，并且該分接頭并不被用來在相應(yīng)控制位處于第二邏輯狀態(tài)時生成反饋。
[0066]在HSC的每個周期，移位寄存器434在串行輸入(“sin”)上接收LFSR 432的輸出并且將之前所接收到的位下移一個位置，而使得在N個時鐘周期之后，在移位寄存器434的并行輸出(“pout”)上提供LFSR 432的N個最近的輸出值。
[0067]時鐘分頻器436通過對HSC做除法而產(chǎn)生時鐘CLK。在時鐘CLK的每個周期，鎖存器438載入在移位寄存器434的并行輸出pout上的值。鎖存器438的輸出提供第一隨機信號 413-1 至 413-32。
[0068]在一個實施例中，時鐘分頻器436通過將HSC除以等于鎖存器438中的位數(shù)的除數(shù)而產(chǎn)生時鐘CLK。在另一實施例中，時鐘分頻器436通過將HSC除以大于鎖存器438中的位數(shù)的除數(shù)而產(chǎn)生時鐘CLK。使用大于鎖存器438中的位數(shù)的除數(shù)可以增大根據(jù)第一隨機信號413-1至413-32來確定LFSR 432的種子值和/或反饋功能的難度。
[0069]圖4E是根據(jù)一個實施例的被包括在圖4A的網(wǎng)格塊中的第二 PRNG 4-450的電路圖。第二 PRNG 4-450包括LFSR 452、串行輸入并行輸出(SIPO)移位寄存器454和多位鎖存器458。
[0070]第二 PRNG 4-450以與圖4D的第一 PRNG 4-410相同的方式進行操作，并且使用相同的種子值、反饋功能、高速時鐘(HSC)和時鐘CLK。結(jié)果，由第二 PRNG 4-450在時鐘CLK的一個周期期間在第二多個輸入信號418-1至418-32上產(chǎn)生的值將與由圖4E的第一 PRNG4-410在時鐘CLK的該周期期間在第一多個隨機信號413-1至413-32上產(chǎn)生的值相同。
[0071]在一個實施例中，第二 PRNG 4-450使用由第一 PRNG 4-410的時鐘分頻器436產(chǎn)生的時鐘CLK。在另一實施例中，第二 PRNG 4-450使用與第一 PRNG 4-410的時鐘分頻器436相同的時鐘分頻器生成一個版本的時鐘CLK。在一個實施例中，第二 PRNG 4-450所使用的時鐘CLK相對于由第一 PRNG 4-410使用的時鐘CLK有所延遲以與線路網(wǎng)格中的電路延遲相適應(yīng)。
[0072]圖5是圖示根據(jù)一個實施例的圖示出多個分層的截面圖500。截面圖500圖示了沿圖4A所示的直線A-A’的截面。該截面包括重分布層540、第一至第六互連層531至536 (經(jīng)常分別被稱作金屬I層至金屬6層)、設(shè)備層520和襯底510。第一至第五互連層531至535是下部互連層，并且第六互連層536是上部互連層。在一個實施例中，在第一至第六互連層531至536的上方、下方或者在上方和下方兩者可能存在附加的互連層。
[0073]對應(yīng)于多個網(wǎng)格線路412-22至417-32(參見圖4A)的多個網(wǎng)格線路512-22至512-32被包括在第六互連層536中。網(wǎng)格線路512-22至512-32被間隔開從而防止諸如通過探測而對網(wǎng)格線路512-22至512-32下方的電路進行物理和/或電氣訪問，上述電路諸如第一至第五互連層531至535中的互連和/或設(shè)備層520中的電子設(shè)備。例如，在40納米的CMOS工藝中，網(wǎng)格線路512-22至512-32可以間隔40微米。
[0074]重分布層(RDL) 540包括重分布金屬層541，該重分布金屬層541分布用于IC芯片中的電路的電力。重分布金屬層541可以基本上覆蓋RDL的表面的全部，并且相應(yīng)地可以防止對RDL 540之下的電路進行視覺檢驗。RDL 540還包括用作絕緣層的電介質(zhì)層544。在一個實施例中，電介質(zhì)層544包括進一步遮擋下面電路的不透明材料。在一個實施例中，不透明覆蓋層覆蓋RDL 540。
[0075]設(shè)備層520包括連接在一起以形成電路的多個主動和被動電子設(shè)備，諸如執(zhí)行IC芯片的各種操作的邏輯門。主動和被動電子設(shè)備使用第一至第六互連層531至536中的一個或多個互連線路進行連接。
[0076]設(shè)備層520的位于網(wǎng)格線路512-22至512-32之下的部分包括被保護免于篡改和逆向工程的設(shè)備和電路。在一個實施例中，諸如圖2和4所示的電路的監(jiān)視網(wǎng)格線路512-22至512-32的一些或全部電路位于設(shè)備層520中的處于網(wǎng)格線路512-22至512-32下面的部分中，從而該監(jiān)視電路被保護免于篡改和逆向工程。
[0077]第一至第六互連層531至536中的每個互連層包括通過介電材料分離的傳導(dǎo)性互連?；ミB層531至536可以包括其中布置不同類型的金屬線路的多個分層。此外，不同類型或群組的信號可以使用不同的互連層跨IC芯片而被路由。
[0078]例如，圖2的時鐘線路265-1至265_(n+l)可以使用位于包括網(wǎng)格線路512-22至512-32在內(nèi)的網(wǎng)格線路之下的第二和第三互連層532和533的部分而跨芯片進行路由。圖2中向圖1的控制器150傳送圖2中的(n+1)位警報信號2-130的警報線路230-1至230_n可以使用位于網(wǎng)格線路之下的第二、第三和/或第四互連層532至534的部分跨芯片進行路由。比較器塊線路417-1至417-32可以被置于第一至第五互連層531至535中的一個或多個互連層中，而使得比較器塊線路417-1至417-32在被置于第六互連層5