用于集成電路的靜電放電觸發(fā)電路的制作方法
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了用于集成電路的靜電放電觸發(fā)電路，通過(guò)在電路中設(shè)置由NOMS晶體管和PMOS晶體管組成的反相器、BigFET晶體管、低閾值電壓NMOS晶體管使電路實(shí)現(xiàn)釋放靜電放電電流（ESD）的功能，且在電路中采用NMOS晶體管代替?zhèn)鹘y(tǒng)的電容器，在能夠有效的釋放靜電放電（ESD）電流的同時(shí)，避免使用比較大的電阻和電容而帶來(lái)的浪費(fèi)芯片面積的問(wèn)題。同時(shí)采用低閾值MOS管，使BigFET柵上的電荷快速泄放干凈，沒(méi)有漏電產(chǎn)生。
【專(zhuān)利說(shuō)明】用于集成電路的靜電放電觸發(fā)電路

【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型設(shè)及一種靜電放電觸發(fā)電路，尤其是一種用于集成電路的靜電放電觸 發(fā)電路。

【背景技術(shù)】
[000引 目前，一般的RC觸發(fā)的電源錯(cuò)制電路，為了能夠有效的泄放靜電放電（ESD)電流，RC時(shí)間常數(shù)需要設(shè)計(jì)為0.加s-lus，如此大的RC時(shí)間常數(shù)需要比較大的電容和電阻，所W 在集成電路版圖設(shè)計(jì)時(shí)，電阻和電容需要比較大版圖面積，造成了巧片面積的浪費(fèi)。


【發(fā)明內(nèi)容】

[0003] 為了解決上述技術(shù)問(wèn)題，本實(shí)用新型提供了一種用于集成電路的靜電放電觸發(fā)電 路，通過(guò)在電路中設(shè)置由NOMS晶體管和PMOS晶體管組成的反相器、BigFET晶體管W及低 闊值電壓NMOS晶體管，使用NMOS晶體管代替?zhèn)鹘y(tǒng)的電容器，解決了現(xiàn)有技術(shù)中存在的浪費(fèi) 巧片面積的技術(shù)問(wèn)題，同時(shí)采用低闊值MOS管，使Big陽(yáng)T柵上的電荷快速泄放干凈，沒(méi)有漏 電產(chǎn)生。
[0004] 為了實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案是：用于集成電路的靜電放電觸發(fā)電 路，包括有電阻、PMOS晶體管、NMOS晶體管和由PMOS晶體管及NMOS晶體管組成的反相器， 其特征在于：
[0005] 電阻一端連接在電源上，另一端與NMOS晶體管I的柵極相連，NMOS晶體管I的源 極與漏極相連接地；
[0006] PMOS晶體管I與NMOS晶體管II組成反相器I，PMOS晶體管11與NMOS晶體管III 組成反相器II，PMOS晶體管III與NMOS晶體管IV組成反相器III，其中PMOS晶體管I、 PMOS晶體管II、PMOS晶體管III的漏極接電源，NMOS晶體管II、NMOS晶體管III、NMOS晶 體管IV的源極接地，反相器I的輸入端連接在NMOS晶體管I的柵極，反相器I輸出端連接在 反相器II的輸入端，反相器II的輸出端連接反相器III的輸入端；
[0007] NMOS晶體管V的柵極和漏極連接在反相器III的輸出端，源極接地；
[000引NMOS晶體管VI漏極連接電源，柵極連接在反相器III的輸出端，源極接地。
[0009] NMOS晶體管VI為Big陽(yáng)T晶體管。
[0010] NMOS晶體管V為低闊值電壓NMOS晶體管。
[0011] 本實(shí)用新型的有益效果在于：本實(shí)用新型采用上述結(jié)構(gòu)，采用NMOS晶體管代替?zhèn)?統(tǒng)的電容器，確保能夠有效的泄放靜電放電（ESD)電流的同時(shí)，大大減小了設(shè)計(jì)版圖面積， 節(jié)約了巧片面積。同時(shí)采用低闊值M0S管，使Big陽(yáng)T柵上的電荷快速泄放干凈，沒(méi)有漏電 產(chǎn)生。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0012] 圖1 ;為本實(shí)用新型的結(jié)構(gòu)示意圖。
[001引圖2 ;為本實(shí)用新型的使用效果仿真圖。

【具體實(shí)施方式】
[0014] 下面結(jié)合附圖對(duì)本實(shí)用新型作詳細(xì)描述。
[001引如圖1所示的用于集成電路的靜電放電觸發(fā)電路，包括有電阻、PM0S晶體管、NMOS晶體管和由PM0S晶體管及NMOS晶體管組成的反相器，其結(jié)構(gòu)為：
[0016] 電阻1 一端連接在電源上，另一端與NMOS晶體管：2的柵極相連，NMOS晶體管I2 的源極與漏極相連接地；
[0017] PM0S晶體管I8與NMOS晶體管II3組成反相器I11，PM0S晶體管II9與NMOS晶 體管III4組成反相器II12,PM0S晶體管III10與NMOS晶體管IV5組成反相器III13， 其中PM0S晶體管I8、PM0S晶體管II9、PM0S晶體管III10的漏極接電源，NMOS晶體管II 3、NM0S晶體管III4、NM0S晶體管IY5的源極接地，反相器I11的輸入端連接在NMOS晶體 管I2的柵極，反相器I11輸出端連接在反相器II12的輸入端，反相器II12的輸出端連 接反相器III13的輸入端；
[001引 NMOS晶體管V6為低闊值電壓NMOS晶體管，其柵極和漏極連接在反相器III13的 輸出端，源極接地；
[0019] NMOS晶體管VI7為BigFET晶體管，其漏極連接電源，柵極連接在反相器III13的 輸出端，源極接地。
[0020] 電源錯(cuò)制電路的RC常數(shù)設(shè)置為10ns，靜電放電（ESD)脈沖施加在VDD和VSS之間， 反相器I11的輸入端電壓為低電壓，反相器I11的輸出端電壓為高電壓，反相器II12的輸 出端電壓為低電壓，PMOSIII10開(kāi)啟，NOMS晶體管VI7柵極為高電壓，NOMS晶體管VI7開(kāi) 啟導(dǎo)通靜電放電巧SD)電流。經(jīng)過(guò)RC時(shí)間常數(shù)10ns之后，反相器I11的輸入端電壓為高 電壓，反相器I11的輸出端電壓為低電壓，反相器II12的輸出端電壓為高電壓，PMOSIII 10關(guān)閉，但是NOMS晶體管IV5也關(guān)閉，NOMS晶體管巧7柵節(jié)點(diǎn)還為高電壓，NOMS晶體管 VI7繼續(xù)開(kāi)啟泄放靜電放電（ESD)電流。
[002UPMOSIII10的作用是在靜電放電（ESD)脈沖到達(dá)之后，PMOSIII10開(kāi)啟，NOMS晶體管VI7的柵為高電平，NOMS晶體管VI7開(kāi)啟泄放靜電放電（ESD)電流。
[002引NM0SIV5的作用是在靜電放電（ESD)脈沖到達(dá)，過(guò)了RC時(shí)間常數(shù)10ns之后，仍 然保持NOMS晶體管VI7開(kāi)啟泄放靜電放電（ESD)電流。NM0S晶體管V6為低低闊值電壓 NM0S晶體管，其作用是用來(lái)在RC時(shí)間常數(shù)10ns之后控制NOMS晶體管巧7的開(kāi)啟時(shí)間， 因?yàn)镹M0S晶體管V6的闊值電壓低于NOMS晶體管VI7的闊值電壓，可W保證NOMS晶體 管VI7柵上的電荷泄放干凈。
[002引 NM0S晶體管V6同時(shí)保證在電路正常上電的情況下，使NOMS晶體管VI7的柵電 壓為低電平，NOMS晶體管YI7關(guān)閉，不會(huì)產(chǎn)生漏電。因?yàn)榇薔M0S晶體管V6的闊值電壓低 于NOMS晶體管VI7的闊值電壓，可W保證NOMS晶體管巧7柵上的電荷泄放干凈，從而 使NM0S晶體管Y7關(guān)閉，不會(huì)產(chǎn)生漏電。
[0024] 如圖2所示，采用化dencesprectre仿真所得的HBM2000V脈沖下各個(gè)節(jié)點(diǎn)的電 壓和電流情況。在HBM脈沖下，0-lus時(shí)間間隔內(nèi)，NOMS晶體管VI7的柵電壓為大于0. 5V 的高電平，NOMS晶體管VI7開(kāi)啟泄放靜電釋放（ESD)電流。NOMS晶體管VI7開(kāi)啟時(shí)間大 于lus證明此電路在能夠有效的釋放靜電放電（ESD)電流的同時(shí)，采用正常闊值電壓M0S管 和低闊值電壓M0S管相結(jié)合的設(shè)計(jì)電路，在能夠有效的釋放靜電放電（ESD)電流的同時(shí)，避 免了使用比較大的電阻和電容而帶來(lái)的浪費(fèi)巧片面積的問(wèn)題。同時(shí)采用低闊值M0S管，使 BigFET柵上的電荷快速泄放干凈，沒(méi)有漏電產(chǎn)生。
【權(quán)利要求】
1. 用于集成電路的靜電放電觸發(fā)電路，包括有電阻、PMOS晶體管、NMOS晶體管和由 PM0S晶體管及NM0S晶體管組成的反相器，其特征在于： 電阻（1) 一端連接在電源上，另一端與NM0S晶體管I(2)的柵極相連，NM0S晶體管I(2)的源極與漏極相連接地； PM0S晶體管I(8)與NM0S晶體管II(3)組成反相器I(11)，PM0S晶體管II(9)與NM0S晶體管III(4)組成反相器II(12)，PM0S晶體管III(10)與NM0S晶體管IV(5)組 成反相器III(13)，其中PM0S晶體管I(8)、PM0S晶體管II(9)、PM0S晶體管III(10)的 漏極接電源，NM0S晶體管II(3)、NM0S晶體管III(4)、NM0S晶體管IV(5)的源極接地， 反相器I(11)的輸入端連接在NM0S晶體管I(2)的柵極，反相器I(11)輸出端連接在反 相器II(12)的輸入端，反相器II(12)的輸出端連接反相器III(13)的輸入端； NM0S晶體管V(6)的柵極和漏極連接在反相器III(13)的輸出端，源極接地； NM0S晶體管VI(7)漏極連接電源，柵極連接在反相器III(13)的輸出端，源極接地。
2. 根據(jù)權(quán)利要求1所述的用于集成電路的靜電放電觸發(fā)電路，其特征在于：所述的 NM0S晶體管VI(7)為BigFET晶體管。
3. 根據(jù)權(quán)利要求1所述的用于集成電路的靜電放電觸發(fā)電路，其特征在于：NM0S晶體 管V(6 )為低閾值電壓NM0S晶體管。
【文檔編號(hào)】H03K17/687GK204180038SQ201420697453
【公開(kāi)日】2015年2月25日 申請(qǐng)日期:2014年11月20日 優(yōu)先權(quán)日:2014年11月20日
【發(fā)明者】蔡小五, 魏俊秀, 呂川, 高哲, 梁超, 閆明, 劉興輝 申請(qǐng)人:遼寧大學(xué)