水式相位累加器為32位相位累加器。所述流水式相位累加器包括四路每路輸入8位數(shù)據(jù)的反饋型流水線結(jié)構(gòu)，其中四路每路輸入的8位數(shù)據(jù)依次排列構(gòu)成與32位相位累加器匹配的完整32位。所述反饋型流水線結(jié)構(gòu)包括依次串接的9位加法器和9位鎖存器，其中，8位數(shù)據(jù)由9位加法器輸入并由9位鎖存器輸出，并且9位鎖存器將輸出反饋給本路的9位加法器，也輸出至下一路的9位加法器進(jìn)行累加。為了便于同步輸出，每一路所述反饋型流水線結(jié)構(gòu)還包括3個(gè)用于保證每路同步輸出的8位觸發(fā)器。
[0024]如圖2所示，具體地，本實(shí)施例采用的流水式相位累加器中，對應(yīng)頻率控制字K[7:0]的第一路結(jié)構(gòu)由I個(gè)9位加法器、I個(gè)9位鎖存器和3個(gè)8位觸發(fā)器依次連接組成，該9位鎖存器反饋輸出本路的9位加法器，并輸出至第二路的9位加法器；對應(yīng)頻率控制字K[15:8]的第二路結(jié)構(gòu)由I個(gè)8位觸發(fā)器、I個(gè)9位加法器、I個(gè)9位鎖存器和2個(gè)8位觸發(fā)器依次連接組成，該9位鎖存器反饋輸出本路的9位加法器，并輸出至第三路的9位加法器；對應(yīng)頻率控制字K[23:16]的第三路結(jié)構(gòu)由2個(gè)8位觸發(fā)器、I個(gè)9位加法器、I個(gè)9位鎖存器和I個(gè)8位觸發(fā)器依次連接組成，該9位鎖存器反饋輸出本路的9位加法器，并輸出至第四路的9位加法器；對應(yīng)頻率控制字Κ[31:24]的第四路結(jié)構(gòu)由3個(gè)8位觸發(fā)器、I個(gè)9位加法器和I個(gè)9位鎖存器依次連接組成，該9位鎖存器反饋輸出本路的9位加法器。最終流水式相位累加器將四路累加后的數(shù)據(jù)并列合成32位相應(yīng)的輸出數(shù)據(jù)。當(dāng)?shù)谒穆吩谧罱K累加發(fā)生溢出時(shí)，形成一個(gè)波形信號的輸出周期。其中，加法器可調(diào)用Quartus II軟件中提供的參數(shù)化的宏功能模塊，以方便設(shè)計(jì)。該9位加法器由8位數(shù)據(jù)位和I位進(jìn)位位組成。相比現(xiàn)在的32位加法器直接累加，極大地提高了累加工作效率，從而有效地提高了系統(tǒng)的輸出頻率。
[0025]基于上述構(gòu)造，本實(shí)施例還提供了上述基于FPGA的DDS信號發(fā)生器的實(shí)現(xiàn)方法，包括如下步驟:
(SlO)流水式相位累加器在系統(tǒng)時(shí)鐘頻率fclk上升沿到來時(shí)，對輸入的頻率控制字K進(jìn)行累加；其中，累加時(shí)先將K轉(zhuǎn)換為32位數(shù)據(jù)串，然后按位數(shù)將其依次等分為四路各8位的數(shù)據(jù)對應(yīng)輸入流水式相位累加器的四路中。
[0026](S20)將流水式相位累加器輸出的累加結(jié)果作為相位/幅值查找表的地址進(jìn)行查表，輸出信號波形在各相位的幅值信號。
[0027](S30)將相位/幅值查找表的結(jié)果輸出至數(shù)模轉(zhuǎn)換器轉(zhuǎn)換為模擬信號，體現(xiàn)為階梯波形。
[0028](S40)經(jīng)低通濾波器濾波后獲得所需的波形信號。其中可獲取正弦波、方波、三角波、鋸齒波等多種標(biāo)準(zhǔn)波形信號。
[0029](S50)當(dāng)流水式相位累加器經(jīng)過2N/K次累加后產(chǎn)生溢出，完成一個(gè)周期的波形信號輸出，其中，N為流水式相位累加器的位數(shù)，本實(shí)施例中N=32。
[0030]上述實(shí)施例僅為本發(fā)明的優(yōu)選實(shí)施例，并非對本發(fā)明保護(hù)范圍的限制，但凡采用本發(fā)明的設(shè)計(jì)原理，以及在此基礎(chǔ)上進(jìn)行非創(chuàng)造性勞動(dòng)而作出的變化，均應(yīng)屬于本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于FPGA的DDS信號發(fā)生器，其特征在于，包括用于生成頻率控制字K和提供系統(tǒng)時(shí)鐘頻率fclk的FPGA核心控制器，對輸入的頻率控制字K進(jìn)行累加的流水式相位累加器，存儲(chǔ)有波形數(shù)據(jù)并將流水式相位累加器的輸出結(jié)果轉(zhuǎn)換為對應(yīng)波形幅值信號的相位/幅值查找表，獲取相位/幅值查找表的輸出結(jié)果并將其轉(zhuǎn)換為模擬信號輸出的數(shù)模轉(zhuǎn)換器，以及與數(shù)模轉(zhuǎn)換器連接并用于輸出最終波形信號的低通濾波器。
2.根據(jù)權(quán)利要求I所述的一種基于FPGA的DDS信號發(fā)生器，其特征在于，所述流水式相位累加器為32位相位累加器。
3.根據(jù)權(quán)利要求2所述的一種基于FPGA的DDS信號發(fā)生器，其特征在于，所述流水式相位累加器包括四路每路輸入8位數(shù)據(jù)的反饋型流水線結(jié)構(gòu)，其中四路每路輸入的8位數(shù)據(jù)依次排列構(gòu)成與32位相位累加器匹配的完整32位。
4.根據(jù)權(quán)利要求3所述的一種基于FPGA的DDS信號發(fā)生器，其特征在于，所述反饋型流水線結(jié)構(gòu)包括依次串接的9位加法器和9位鎖存器，其中，8位數(shù)據(jù)由9位加法器輸入并由9位鎖存器輸出，并且9位鎖存器將輸出反饋給本路的9位加法器，也輸出至下一路的9位加法器進(jìn)行累加。
5.根據(jù)權(quán)利要求4所述的一種基于FPGA的DDS信號發(fā)生器，其特征在于，每一路所述反饋型流水線結(jié)構(gòu)還包括3個(gè)用于保證每路同步輸出的8位觸發(fā)器。
6.根據(jù)權(quán)利要求1~5任一項(xiàng)所述的一種基于FPGA的DDS信號發(fā)生器，其特征在于，所述相位/幅值查找表采用雙端口 RAM存儲(chǔ)器。
7.根據(jù)權(quán)利要求6所述的一種基于FPGA的DDS信號發(fā)生器，其特征在于，所述FPGA核心控制器采用Altera公司的EP4CE15F17C8，所述數(shù)模轉(zhuǎn)換器采用TI公司的DAC8871，所述低通濾波器采用Linear公司的LT6604-10濾波器。
8.如權(quán)利要求1~7任一項(xiàng)所述的基于FPGA的DDS信號發(fā)生器的實(shí)現(xiàn)方法，其特征在于，包括如下步驟： (SlO)流水式相位累加器在系統(tǒng)時(shí)鐘頻率fclk上升沿到來時(shí)，對輸入的頻率控制字K進(jìn)行累加； (S20)將流水式相位累加器輸出的累加結(jié)果作為相位/幅值查找表的地址進(jìn)行查表，輸出信號波形在各相位的幅值信號； (S30)將相位/幅值查找表的結(jié)果輸出至數(shù)模轉(zhuǎn)換器轉(zhuǎn)換為模擬信號； (S40)經(jīng)低通濾波器濾波后獲得所需的波形信號。
9.根據(jù)權(quán)利要求8所述的基于FPGA的DDS信號發(fā)生器的實(shí)現(xiàn)方法，其特征在于，還包括（S50)當(dāng)流水式相位累加器經(jīng)過2N/K次累加后產(chǎn)生溢出，完成一個(gè)周期的波形信號輸出，其中，N為流水式相位累加器的位數(shù)。
10.根據(jù)權(quán)利要求8所述的基于FPGA的DDS信號發(fā)生器的實(shí)現(xiàn)方法，其特征在于，所述步驟（SlO)中對頻率控制字K累加時(shí)，先將K轉(zhuǎn)換為32位數(shù)據(jù)串，然后按位數(shù)將其依次等分為四路各8位的數(shù)據(jù)對應(yīng)輸入流水式相位累加器的四路中。
【專利摘要】本發(fā)明公開了一種基于FPGA的DDS信號發(fā)生器，包括用于生成頻率控制字K和提供系統(tǒng)時(shí)鐘頻率fclk的FPGA核心控制器，對輸入的頻率控制字K進(jìn)行累加的流水式相位累加器，存儲(chǔ)有波形數(shù)據(jù)并將流水式相位累加器的輸出結(jié)果轉(zhuǎn)換為對應(yīng)波形幅值的相位/幅值查找表，獲取相位/幅值查找表的輸出結(jié)果并將其轉(zhuǎn)換為模擬信號輸出的數(shù)模轉(zhuǎn)換器，以及與數(shù)模轉(zhuǎn)換器連接并用于輸出最終波形信號的低通濾波器。本發(fā)明通過對相位累加器進(jìn)行流水式結(jié)構(gòu)改進(jìn)，將32為相位累加器分割成4級流水線，利用多級流水線對輸入數(shù)據(jù)的同時(shí)處理明顯地提高了相位累加器的工作速度，從而很好地提高系統(tǒng)的輸出頻率，其性能穩(wěn)定，資源消耗小，可成功應(yīng)用于通信、儀器測試、自檢系統(tǒng)等領(lǐng)域。
【IPC分類】H03K3-02
【公開號】CN104753502
【申請?zhí)枴緾N201510196557
【發(fā)明人】柳炳琦, 劉明哲, 庹先國, 成毅, 王磊, 楊劍波, 賀春燕
【申請人】成都理工大學(xué)
【公開日】2015年7月1日
【申請日】2015年4月23日