信號發(fā)生器和用于生成信號變化曲線的方法
【技術領域】
[0001]本發(fā)明涉及一種根據權利要求1前序部分的信號發(fā)生器。另外，本發(fā)明涉及一種用于生成信號變化曲線的方法、一種相應的計算機程序以及一種具有這樣的程序的機器可讀存儲介質。
【背景技術】
[0002]通過數模轉換器(digital analog converter，DAC)具有模擬輸出的所謂任意發(fā)生器(arbitrarywaveform generator (任意波形發(fā)生器)，AWGs)已廣為人知。這種裝置通常根據直接數字合成(DDS)的基本原理工作，該直接數字合成除了通用的數字信號處理器(DSP)或專用集成電路(applicat1n-specific integrated circuit，ASIC)之外，還可借助于現(xiàn)場可編程門陣列(field programmable gate array，F(xiàn)PGA)實現(xiàn)。
[0003]CN 103176503 A 20130626公開了一種DDS信號發(fā)生器及其幅度控制方法。該DDS信號發(fā)生器包括主控單元、與該主控單元連接的FPGA模塊以及又與該FPGA模塊連接的復合DAC，其中，主控單元用來分配幅度補償系數和參考電壓值，以便使幅度補償系數的位寬與參考電壓值的位寬之和能夠大于或者等于波形采樣點的位寬。FPGA模塊在此包括:用來存儲波形采樣點的波形存儲器，用來將波形采樣點與幅度補償系數相乘的數字乘法器，用以獲得數字波形參量并將該數字波形參量發(fā)送給安裝在復合DAC之內的數據DAC。采用信號程序引入控制模塊來將參考電壓值轉換成SPI形式并將其發(fā)送給復合DAC之內的放大DACo最后，復合DAC根據放大DAC中的參考電壓值將數據DAC中的波形數值轉換成模擬值。

【發(fā)明內容】

[0004]本發(fā)明的出發(fā)點是根據獨立權利要求的信號發(fā)生器、用于生成信號變化曲線的方法、相應的計算機程序以及機器可讀的存儲介質。
[0005]這種解決方案的優(yōu)點在于通過使用雙端口 RAM公開的可能性，即非?？斓厣刹煌盘栃问?。為此可使用例如經相應裝配的現(xiàn)場可編程門陣列。使用雙端口 RAM使得能夠，同時對所存儲波形執(zhí)行讀和寫訪問并且因而能夠在持續(xù)運行中交換各個信號值，而不會在節(jié)拍輸出(Austakten)波形時影響訪問速度并因此整體上影響信號發(fā)生器的功能。
[0006]本發(fā)明的其它有利構型在從屬權利要求中說明。因此可以例如將在可編程更新時刻能調節(jié)的頻率計數器、以可編程節(jié)拍運行的角度表(Winkeluhr)或者信號發(fā)生器的外部數據輸入端考慮作為用于節(jié)拍輸出波形的節(jié)拍輸出源。由于各個波的節(jié)拍輸出速率的可變化形式，因而對于信號的建模存在其它可能性。
[0007]根據本發(fā)明的另一方面，設置多個數字輸出端用于數字輸出關于可編程閾值的信號變化曲線。這種任意構建的信號因此不僅可由具有其一定速率的數模轉換器輸出，而且也可以數字形式與可編程閾值有關地輸出。
[0008]根據本發(fā)明的另一方面，可以設置多個配置和控制寄存器以及雙端口 RAM，它們允許借助于存儲器直接訪問(direct memory access (直接存儲器訪問)，DMA)來配置信號發(fā)生器。這種也稱作突發(fā)訪問(Burst-Zugriff)的存儲器直接訪問允許信號發(fā)生器在持續(xù)運行中交換雙端口 RAM以及配置和控制寄存器的完整內容，由此為隨機信號的建模提供了更多了設計自由。
[0009]根據本發(fā)明的另一方面，雙端口 RAM可以包括至少一個地址，該至少一個地址被分配給至少兩個波形。這種方案使得能夠顯著節(jié)約存儲器空間，因為不同波形的一致部分不必在雙端口 RAM中分開地存儲，而是可以通過共用使用存儲區(qū)域來特別節(jié)省空間地管理。短時或永久的偏移可以在此例如用這樣的波定義來建模，該波定義包含僅僅一個被重復表達(abspielen)的存儲器值。恰好在雙端口 RAM模塊中受到限制的存儲器容量通過這種方式被高效利用。只有基本波形須被存儲并以適當方式被表達。
[0010]根據本發(fā)明的另一方面，可編程參數描述所述波形，從所述波形中建模所述通道之一。這些參數在可編程更新時刻被同時重新更新。因此，信號發(fā)生器能夠將多個信號實時地相互組合，并且在定義形成最終信號的基信號時能夠基于多種可能性來構造任意信號。[0011 ] 最后，根據本發(fā)明的另一方面，每一個波形在可編程激活時刻被激活，并以可編程節(jié)拍輸出速率被節(jié)拍輸出，其中所述激活時刻可與節(jié)拍輸出源有關，并且所述節(jié)拍輸出速率可以要么與該節(jié)拍輸出源有關、要么與另一節(jié)拍輸出源有關。所述方式在任意信號變化曲線的建模時開啟了特殊的同步可能性和靈活性。
【附圖說明】
[0012]附圖中示出了本發(fā)明的實施例，并且下面對其進行詳細說明。
[0013]圖1根據本發(fā)明一個方面以16個波和4個同時可允許的活躍波為例示出了通過信號發(fā)生器準備初始值。
[0014]圖2根據本發(fā)明另一方面作為比較示出了僅基于疊加的簡化的信號發(fā)生器的工作方式。
[0015]圖3根據本發(fā)明另一方面說明了在雙端口 RAM中激活時刻、起始地址和波長之間的關系。
[0016]圖4根據本發(fā)明另一方面圖示了更新時刻配置和寄存器更換。
[0017]圖5示出了在選擇第零個重啟模式時波形的節(jié)拍輸出。
[0018]圖6示出了在選擇第一重啟模式時波形的節(jié)拍輸出。
[0019]圖7示出了在選擇第二重啟模式時波形的節(jié)拍輸出。
[0020]圖8示出了在選擇第三重啟模式時波形的節(jié)拍輸出。
[0021]圖9根據本發(fā)明另一方面示出了對信號發(fā)生器的配置和控制寄存器以及雙端口RAM的存儲器直接訪問。
【具體實施方式】
[0022]圖1以一個靈活變型以16個波形為例圖示了對初始值的準備，在所述16個波形中，分別有 4 個波形 Wave#i_DPRAM_Value、Wave#j_DPRAM_Value、Wave#k_DPRAM_Value、Wave#l_DPRAM_ValUe可以分別同時是活躍的。在這里采用信號發(fā)生器10，該信號發(fā)生器10具有雙端口 RAM 11、多個通道(其中出于簡化的原因僅繪制示出了一個通道)、和相應于通道的數量的合適數模轉換器12。信號發(fā)生器10在此優(yōu)選是以包含存儲器和邏輯元件的數字電路的形式實現(xiàn)的，該數字電路由現(xiàn)場可編程門陣列中的可編程邏輯組成并且借助于合適的硬件描述語言一一如超高速集成電路硬件描述語言(VHDL)—一來描述。
[0023]在示出的場景中，雙端口 RAM 11以通過所采用的數模轉換器12預先給定的時間分辨率存儲了總共16個波形。在示出的通道上，從多個波形Wave#i_DPRAM_Value、Wave# j_DPRAM_Value、Wave#k_DPRAM_Value、Wave#l_DPRAM_Value 中建模信號變化曲線。分配給所繪出的通道的數模轉換器12以其在結構上預先給定的時間分辨率輸出所建模的信號變化曲線?？蛇x的數字輸出端13能夠借助可編程閾值Digital_Output_Channel_Threshold_Value實現(xiàn)相應的數字輸出。
[0024]為把該系統(tǒng)設計成對于使用者來說確定性的，在本實施例中規(guī)定，至多四個活躍波形 Wave#i_DPRAM_Value、Wave#j_DPRAM_Value、Wave#k_DPRAM_Value、ffave#l_DPRAM_Value組成通道的最終輸出值。在同一時刻有多于四個活躍波形的情況下，如此區(qū)分它們的優(yōu)先級，即僅采用具有最小索引(Index)的四個波形Wave#i_DPRAM_Value、Wave#j_DPRAM_Value、ffave#k_DPRAM_Value,、ffave#l_DPRAM_Value,并且其余波形不予考慮。如活躍波形少于四個，則假設其它活躍波形 Wave#i_DPRAM_Value、Wave#j_DPRAM_Value、ffave#k_DPRAM_Value、ffave#l_DPRAM_Value具有信號值為0。應用者在設計該系統(tǒng)時應當確保，以下情況絕不會出現(xiàn):即在一時刻有多于4個波形Wave#i_DPRAM_Value、ffave#j_DPRAM_value、Wave#k_DPRAM_Value、ffave#l_DPRAM_Value是活躍的。但是應當理解，可替換的實施方式可以規(guī)定活躍波形的另一最大數量，而不會脫離本發(fā)明的范圍。
[0025]諸如雙端口 RAM11中的地址和長度、激活時刻連同相應的參考以及所謂重啟模式的可編程參數描述波形 Wave#i_DPRAM_Value、Wave# j_DPRAM_Value、ffave#k_DPRAM_value、ffave#l_DPRAM_Value,從其中建模所示出的通道。為簡化起見，圖1從這些參數中僅不例性地不出4個現(xiàn)在活