一種部分并行l(wèi)dpc譯碼器的實(shí)現(xiàn)方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于無線通信技術(shù)領(lǐng)域，設(shè)及一種部分并行LDPC譯碼器的實(shí)現(xiàn)方法，具體 地說，設(shè)及一種適用于DVB-X2系統(tǒng)的部分并行LDPC譯碼器的實(shí)現(xiàn)方法。
【背景技術(shù)】
[0002] 為保證信息能夠高效可靠的傳輸，要求通信系統(tǒng)具有一定的檢糾錯(cuò)能力。前向 糾錯(cuò)碼能夠有效改善信道噪聲對(duì)信息傳輸?shù)挠绊?，在現(xiàn)代數(shù)字通信系統(tǒng)中已得到了廣泛 應(yīng)用，可逼近香農(nóng)限性能的低密度奇偶校驗(yàn)碼（LowDensityParity化eck，LDPC)的糾 錯(cuò)碼技術(shù)更是該領(lǐng)域的研究熱點(diǎn)。近年來，用于第二代數(shù)字視頻廣播值igitalVideo Broadcasting-Satellite2，Terrestrial2orC油le2,統(tǒng)稱DVB-X2)系統(tǒng)的LDPC碼的 低成本、高速FPGA實(shí)現(xiàn)得到了廣泛關(guān)注?，F(xiàn)有的LDPC碼譯碼器硬件實(shí)現(xiàn)的復(fù)雜度較高，如 何降低LDPC譯碼器硬件實(shí)現(xiàn)的資源占用，成為了業(yè)內(nèi)學(xué)者和技術(shù)人員研究的重點(diǎn)。
[0003] LDPC碼譯碼器可采用全串行譯碼結(jié)構(gòu)、全并行譯碼結(jié)構(gòu)或部分并行譯碼結(jié)構(gòu)實(shí) 現(xiàn)。全串行譯碼結(jié)構(gòu)只有一個(gè)變量節(jié)點(diǎn)更新單元和一個(gè)校驗(yàn)節(jié)點(diǎn)更新單元，在每個(gè)時(shí)鐘周 期內(nèi)只進(jìn)行校驗(yàn)節(jié)點(diǎn)的更新或只進(jìn)行變量節(jié)點(diǎn)的更新，其硬件譯碼實(shí)現(xiàn)結(jié)構(gòu)簡單，但由于 該結(jié)構(gòu)中所有運(yùn)算過程都采用流水線串行處理，使得其譯碼延遲非常嚴(yán)重，且延時(shí)會(huì)隨碼 長的增加而增加，導(dǎo)致其譯碼吞吐率很低，不能滿足DVB-X2高達(dá)80Mbps的吞吐率要求。而 全并行譯碼結(jié)構(gòu)中所有校驗(yàn)節(jié)點(diǎn)和變量節(jié)點(diǎn)的更新是在同一個(gè)時(shí)鐘周期內(nèi)同時(shí)進(jìn)行的，其 譯碼速率快、吞吐率高，但是W犧牲譯碼復(fù)雜度為代價(jià)的，且隨著碼長的增加其譯碼復(fù)雜度 指數(shù)增長。DVB系列標(biāo)準(zhǔn)中LDPC碼定義16200和64800兩種長度，全并行譯碼結(jié)構(gòu)實(shí)現(xiàn)復(fù) 雜度過高，不利于相關(guān)巧片普及。部分并行譯碼結(jié)構(gòu)各個(gè)子模塊間是并行處理的，但是每個(gè) 子模塊內(nèi)部又有串行處理，在譯碼復(fù)雜度、硬件資源的占用、譯碼器的譯碼速率及譯碼吞吐 率等方面，部分并行譯碼結(jié)構(gòu)是全串行和全并行譯碼結(jié)構(gòu)的折中，是目前工程界和學(xué)術(shù)界 的主要研究方向。對(duì)部分并行LDPC譯碼器而言，并行度及譯碼器內(nèi)部處理方式是衡量其實(shí) 現(xiàn)結(jié)構(gòu)優(yōu)劣的重要指標(biāo)。2010年，G.Fernandes首現(xiàn)在其博:t論文"ParallelAlgorithms andArchitec1:uresforLDPCDecoding"中提出了一種義用部分并行譯碼結(jié)構(gòu)的LDPC譯 碼器的硬件實(shí)現(xiàn)方法，并行度為180,內(nèi)部使用桶狀移位處理模塊和譯碼參數(shù)分別ROM存儲(chǔ) 等設(shè)計(jì)，使得其在復(fù)雜度和吞吐率上取得了較好的折中，但譯碼復(fù)雜度仍較高，并且沒有針 對(duì)DVB-X2的多碼率、長短碼共存等特性進(jìn)行?？诘脑O(shè)計(jì)優(yōu)化。

【發(fā)明內(nèi)容】

[0004] 為了克服現(xiàn)有技術(shù)中存在的缺陷，本發(fā)明利用目前在數(shù)字信號(hào)處理領(lǐng)域廣泛采用 的現(xiàn)場可編程邏輯口陣列（FPGA)，提出了一種部分并行LDPC譯碼器的實(shí)現(xiàn)方法，通過優(yōu)化 LDPC譯碼器中數(shù)據(jù)移位模塊及譯碼參數(shù)存儲(chǔ)模塊，W達(dá)到進(jìn)一步降低其實(shí)現(xiàn)的復(fù)雜度的目 的。
[0005] 其技術(shù)方案如下：
[0006] 實(shí)現(xiàn)本發(fā)明的技術(shù)思路是；本發(fā)明設(shè)計(jì)的LDPC低復(fù)雜度部分并行譯碼器的實(shí)現(xiàn) 方法，包括W下過程：調(diào)整LDPC碼譯碼器輸入的對(duì)數(shù)似然比信息的順序，并將輸入的1路數(shù) 據(jù)轉(zhuǎn)換成為180路并行的數(shù)據(jù)，按并行度為180的部分并行譯碼結(jié)構(gòu)，使用改進(jìn)的數(shù)據(jù)移位 模塊對(duì)變量節(jié)點(diǎn)進(jìn)行初始化，進(jìn)行校驗(yàn)節(jié)點(diǎn)的更新處理，然后再進(jìn)行變量節(jié)點(diǎn)的更新，當(dāng)完 成所設(shè)定的最大迭代次數(shù)時(shí)，計(jì)算出硬判決信息，最后對(duì)硬判決信息進(jìn)行判決，調(diào)整判決信 息的順序，輸出對(duì)應(yīng)順序的譯碼結(jié)果。一種部分并行LDPC譯碼器的實(shí)現(xiàn)方法，包括W下步 驟：
[0007] 1)對(duì)輸入到譯碼器中的對(duì)數(shù)似然比（LLR)信息流進(jìn)行順序調(diào)整，得到LLR信息流 a;
[000引 2)將步驟1)所述的LLR信息流a轉(zhuǎn)換為并行的180路數(shù)據(jù)，存儲(chǔ)到第一存儲(chǔ)器 RAM1中，當(dāng)一帖數(shù)據(jù)接收完成之后，將第一存儲(chǔ)器RAM1中的數(shù)據(jù)轉(zhuǎn)存到第二存儲(chǔ)器RAM2 中；
[0009] 3)當(dāng)下一帖數(shù)據(jù)到達(dá)時(shí)再次將輸入數(shù)據(jù)存入到第一存儲(chǔ)器RAM1中，同時(shí)，譯碼控 制模塊根據(jù)譯碼器輸入的碼率控制信息，輸出對(duì)應(yīng)碼率下第二存儲(chǔ)器RAM2的讀地址信息， 輸出第二存儲(chǔ)器RAM2中的數(shù)據(jù)，得到化R信息流b，其對(duì)應(yīng)變量節(jié)點(diǎn)i的化R信息為L(Pi)， Pi表示變量節(jié)點(diǎn)i的概率信息；
[0010] 4)譯碼控制模塊根據(jù)譯碼器輸入的碼率控制信息，輸出對(duì)應(yīng)碼率的譯碼控制信 息，控制數(shù)據(jù)移位模塊將LLR信息流b進(jìn)行移位，得到變量節(jié)點(diǎn)的初始值L? (qy)，qy表示 變量節(jié)點(diǎn)i傳給校驗(yàn)節(jié)點(diǎn)j的外部概率信息；
[0011] 5)當(dāng)譯碼使能信號(hào)有效時(shí)，根據(jù)譯碼控制模塊輸出的對(duì)應(yīng)碼率的譯碼控制參數(shù)， 對(duì)校驗(yàn)節(jié)點(diǎn)進(jìn)行更新，校驗(yàn)節(jié)點(diǎn)的更新公式如下：
[0012]
【主權(quán)項(xiàng)】
1. 一種部分并行LDPC譯碼器的實(shí)現(xiàn)方法，其特征在于， 包括以下步驟： 1) 對(duì)輸入到譯碼器中的對(duì)數(shù)似然比LLR信息流進(jìn)行順序調(diào)整，得到LLR信息流a; 2) 將步驟1)所述的LLR信息流a轉(zhuǎn)換為并行的180路數(shù)據(jù)，存儲(chǔ)到第一存儲(chǔ)器RAMI 中，當(dāng)一幀數(shù)據(jù)接收完成之后，將第一存儲(chǔ)器RAMI中的數(shù)據(jù)轉(zhuǎn)存到第二存儲(chǔ)器RAM2中； 3) 當(dāng)下一幀數(shù)據(jù)到達(dá)時(shí)再次將輸入數(shù)據(jù)存入到第一存儲(chǔ)器RAM1中，同時(shí)，譯碼控制模 塊根據(jù)譯碼器輸入的碼率控制信息，輸出對(duì)應(yīng)碼率下第二存儲(chǔ)器RAM2的讀地址信息，輸出 第二存儲(chǔ)器RAM2中的數(shù)據(jù)，得到LLR信息流b，其對(duì)應(yīng)變量節(jié)點(diǎn)i的LLR信息為L(PJ，Pi 表示變量節(jié)點(diǎn)i的概率信息； 4) 譯碼控制模塊根據(jù)譯碼器輸入的碼率控制信息，輸出對(duì)應(yīng)碼率的譯碼控制信息，控 制數(shù)據(jù)移位模塊將LLR信息流b進(jìn)行移位，得到變量節(jié)點(diǎn)的初始值Lto) (%)，％_表示變量節(jié) 點(diǎn)i傳給校驗(yàn)節(jié)點(diǎn)j的外部概率信息； 5) 當(dāng)譯碼使能信號(hào)有效時(shí)，根據(jù)譯碼控制模塊輸出的對(duì)應(yīng)碼率的譯碼控制參數(shù)，對(duì)校 驗(yàn)節(jié)點(diǎn)進(jìn)行更新，校驗(yàn)節(jié)點(diǎn)的更新公式如下： ? -I
其中k是譯碼的迭代次數(shù)，初始值為0,a是修正因子，&表示所有與校驗(yàn)節(jié)點(diǎn)j相連 的變量節(jié)點(diǎn)的集合，&\i表示除變量節(jié)點(diǎn)i之外所有與校驗(yàn)節(jié)點(diǎn)j相連的變量節(jié)點(diǎn)的集合， i'eRj\i表示i'是集合Rj\i中的元素，L(k)(rji)是第k次迭代得到的校驗(yàn)節(jié)點(diǎn)j的LLR 信息，h表示校驗(yàn)節(jié)點(diǎn)j傳給變量節(jié)點(diǎn)i的外部概率信息L(k) (qi;p表示第k次迭代時(shí)變 量節(jié)點(diǎn)i'向校驗(yàn)節(jié)點(diǎn)j傳送的LLR信息，qi^表示變量節(jié)點(diǎn)i'傳給校驗(yàn)節(jié)點(diǎn)j的外部概 率信息，sgn(L(k) (qi,」)）表示求L(k) (qi;的符」
）表示求所有滿足變量 節(jié)點(diǎn)i'的sgn(L(k)(qi,」)）的乘積，|L(k)(qi, ) |表示L(k)(qi,的絕對(duì)值，忠知)|》 表示求出所有滿足變量節(jié)點(diǎn)i'e&\i的|L(k)(q^) |的最小值； 6) 根據(jù)譯碼控制模塊輸出的譯碼控制參數(shù)，使用數(shù)據(jù)移位模塊將步驟5)中計(jì)算得到 的校驗(yàn)節(jié)點(diǎn)的LLR信息進(jìn)行移位，用于變量節(jié)點(diǎn)的更新； 7) 當(dāng)步驟6)所述的校驗(yàn)節(jié)點(diǎn)LLR信息的移位完成之后，譯碼使能信號(hào)再次變?yōu)橛行В?此時(shí)根據(jù)譯碼控制模塊輸出的譯碼控制參數(shù)，對(duì)變量節(jié)點(diǎn)進(jìn)行更新，變量節(jié)點(diǎn)的更新公式 如下.
其中C(i)表示所有與變量節(jié)點(diǎn)i相連的校驗(yàn)節(jié)點(diǎn)的集合，C(i)\j表示除校驗(yàn)節(jié)點(diǎn)j之外所有與變量節(jié)點(diǎn)i相連的校驗(yàn)節(jié)點(diǎn)的集合，j'ec(i)\j表示j'是集合C(i)\j的元 素，L(k) (%_)表示第k次迭代得到的變量節(jié)點(diǎn)i的LLR信息，L(k)J表示第k次迭代時(shí) 校驗(yàn)節(jié)點(diǎn)j'向變量節(jié)點(diǎn)i傳送的LLR信息，iv,表示校驗(yàn)節(jié)點(diǎn)j'傳給變量節(jié)點(diǎn)i的外部 概率信息，：Z、表示求所有滿足校驗(yàn)節(jié)點(diǎn)j'的所有L?(r )的和； 8) 根據(jù)譯碼控制模塊輸出的譯碼控制參數(shù)，使用數(shù)據(jù)移位模塊將步驟7)中計(jì)算得到 的變量節(jié)點(diǎn)的LLR信息進(jìn)行移位，用于下一次譯碼迭代過程中校驗(yàn)節(jié)點(diǎn)的更新； 9) 迭代次數(shù)k增加1，重復(fù)步驟5)~8)，進(jìn)行下一次的譯碼迭代過程； 10) 當(dāng)?shù)螖?shù)k達(dá)到設(shè)定的最大迭代次數(shù)h時(shí)，計(jì)算所有變量節(jié)點(diǎn)的硬判決信息，進(jìn) 行硬判決并將判決結(jié)果進(jìn)行緩存，其計(jì)算公式如下：
其中jeC(i)表示j是集合C(i)中的元素，表示求解所有滿足校驗(yàn)節(jié)點(diǎn) J吐U) j的L(k) (b)的和，b表示校驗(yàn)節(jié)點(diǎn)j傳給變量節(jié)點(diǎn)i的外部概率信息； 11) 調(diào)整判決信息的順序，按照與譯碼器輸入順序相對(duì)應(yīng)的順序?qū)⒆g碼結(jié)果輸出；同 時(shí)，譯碼使能信號(hào)變?yōu)橛行В? 12) 重復(fù)步驟3)~11)對(duì)下一幀數(shù)據(jù)進(jìn)行譯碼。
2. 根據(jù)權(quán)利要求1所述的部分并行LDPC譯碼器的實(shí)現(xiàn)方法，其特征在于，其中步驟 3) 、步驟4)、步驟5)、步驟6)、步驟7)和步驟8)中所述的譯碼控制模塊，使用一個(gè)較大的 ROM來存儲(chǔ)不同碼率的譯碼參數(shù)，譯碼控制模塊輸出的譯碼控制參數(shù)主要包括：譯碼使能 參數(shù)、數(shù)據(jù)移位模塊的移位位置及移位的深度、數(shù)據(jù)移位模塊的移位位置首次出現(xiàn)的使能 信號(hào)和數(shù)據(jù)存儲(chǔ)模塊RAM2的讀地址。
3. 根據(jù)權(quán)利要求1所述的部分并行LDPC譯碼器的實(shí)現(xiàn)方法，其特征在于，其中步驟 4) 、步驟6)和步驟8)中所述的數(shù)據(jù)移位模塊，其實(shí)現(xiàn)采用了條件并行方式控制數(shù)據(jù)移位模 塊的輸出，提高了LDPC譯碼器FPGA硬件實(shí)現(xiàn)的最大工作時(shí)鐘。
4. 根據(jù)權(quán)利要求1所述的部分并行LDPC譯碼器的實(shí)現(xiàn)方法，其特征在于，其中所述步 驟5)中校驗(yàn)節(jié)點(diǎn)的更新過程，按如下步驟進(jìn)行： 5a)計(jì)算出所有變量節(jié)點(diǎn)的LLR信息的絕對(duì)值|L(k)(qi1) | ; 5b)計(jì)算所有滿足變量節(jié)點(diǎn)i'的LLR信息的最小值
5c)計(jì)算所有滿足變量節(jié)點(diǎn)i'的LLR信息的符號(hào)位的乘習(xí)
5d)計(jì)算校驗(yàn)節(jié)點(diǎn)的更新
5. 根據(jù)權(quán)利要求1所述的部分并行LDPC譯碼器的實(shí)現(xiàn)方法，其特征在于，其中所述步 驟7)中變量節(jié)點(diǎn)的更新過程，按如下步驟進(jìn)行： 7a)計(jì)算出所有校驗(yàn)節(jié)點(diǎn)j'的LLR信息的和
7b)根據(jù)譯碼控制模塊輸出的控制信息輸出RAM2中存儲(chǔ)的變量節(jié)點(diǎn)的初始值L(PJ; 7c)計(jì)算第k次迭代得到的變量節(jié)點(diǎn)的LLR信息
6. 根據(jù)權(quán)利要求1所述的部分并行LDPC譯碼器的實(shí)現(xiàn)方法，其特征在于，其中所述步 驟10)中硬判決信息的計(jì)算，按如下步驟進(jìn)行： l〇a)根據(jù)譯碼迭代完成使能信號(hào)計(jì)算出所有校驗(yàn)節(jié)點(diǎn)LLR信息的和71^/ >(?>); l〇b)順序輸出RAM2中存儲(chǔ)的變量節(jié)點(diǎn)初始值L(PJ;l〇c)計(jì)算所有變量節(jié)點(diǎn)的硬判決信f
l〇d)根據(jù)步驟10c)計(jì)算得到的硬判決信息L(h) (qi)的符號(hào)位進(jìn)行譯碼判決；l〇e)將步驟l〇d)中得到的判決信息進(jìn)行緩存，用于譯碼輸出。
【專利摘要】本發(fā)明公開了一種部分并行LDPC譯碼器的實(shí)現(xiàn)方法，主要解決現(xiàn)有DVB-X2系統(tǒng)中LDPC譯碼器硬件實(shí)現(xiàn)復(fù)雜度較高的問題；其實(shí)現(xiàn)步驟包括：(1)調(diào)整LDPC碼譯碼器輸入的對(duì)數(shù)似然比信息的順序；(2)將輸入的1路數(shù)據(jù)轉(zhuǎn)換成為180路并行的數(shù)據(jù)；(3)按并行度為180部分并行譯碼結(jié)構(gòu)，對(duì)變量節(jié)點(diǎn)進(jìn)行初始化；(4)進(jìn)行校驗(yàn)節(jié)點(diǎn)的更新處理；(5)進(jìn)行變量節(jié)點(diǎn)的更新處理；(6)當(dāng)完成所設(shè)定的最大迭代次數(shù)時(shí)，計(jì)算出硬判決信息；(7)對(duì)硬判決信息進(jìn)行判決；(8)調(diào)整判決信息的順序，按照與譯碼器輸入順序相對(duì)應(yīng)的順序?qū)⒆g碼結(jié)果輸出。
【IPC分類】H03M13-11
【公開號(hào)】CN104702292
【申請(qǐng)?zhí)枴緾N201510099023
【發(fā)明人】宮豐奎, 安寧, 袁云云, 張南
【申請(qǐng)人】宮豐奎
【公開日】2015年6月10日
【申請(qǐng)日】2015年3月6日