超速時(shí)延測(cè)試時(shí)鐘生成器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，具體涉及一種超速時(shí)延測(cè)試時(shí)鐘生成器。
【背景技術(shù)】
[0002] 隨著超大規(guī)模集成電路的特征尺寸越來越小，芯片的時(shí)鐘頻率卻逐漸提高。在芯 片的制造過程中，芯片中存在的小時(shí)延缺陷越來越普遍。當(dāng)芯片的小時(shí)延缺陷在時(shí)隙值很 小的一個(gè)通路上被激活時(shí)，將會(huì)導(dǎo)致芯片發(fā)生定時(shí)失效。此外，小時(shí)延缺陷易于隨著芯片中 的使用過程發(fā)生老化，如阻性開路引起的小時(shí)延缺陷，隨著芯片的使用，阻性開路缺陷很可 能會(huì)由于電迀移效應(yīng)的影響而變成完全開路，從而使得芯片發(fā)生功能失效。
[0003] 在芯片出廠前，通常需要對(duì)芯片進(jìn)行時(shí)延測(cè)試以確保其在額定的時(shí)鐘頻率下正確 工作。超速時(shí)延測(cè)試通過應(yīng)用比電路功能時(shí)鐘頻率更高的測(cè)試時(shí)鐘對(duì)芯片進(jìn)行測(cè)試，降低 芯片測(cè)試時(shí)被測(cè)通路的時(shí)隙值，從而為芯片的小時(shí)延缺陷提供一種有效的檢測(cè)手段。
[0004] 通過高速的外部測(cè)試儀來對(duì)芯片進(jìn)行超速時(shí)延測(cè)試，其實(shí)現(xiàn)代價(jià)將非常昂貴。此 外，測(cè)試時(shí)鐘的頻率也非常容易受到寄生電阻、寄生電容和傳輸線阻抗等影響。
[0005] 中國(guó)專利號(hào)ZL201010033983. 0中公開了一種測(cè)試時(shí)鐘生成模塊，其中圖1僅示出 了用于生成超速測(cè)試時(shí)鐘的主要電子元器件，為了更清楚地描述其中的時(shí)延控制子模塊， 在圖1中增加和修改了附圖標(biāo)記。
[0006] 時(shí)延控制裝置10包括多級(jí)時(shí)延控制級(jí)（圖1僅示出了其中的兩級(jí)時(shí)延控制級(jí)11、 12)，每一級(jí)時(shí)延控制級(jí)包括第一輸入端、第二輸入端、第一輸出端和第二輸出端。每一級(jí)時(shí) 延控制級(jí)的第一輸出端連接至下一級(jí)時(shí)延控制級(jí)的第一輸入端；且每一級(jí)時(shí)延控制級(jí)的第 二輸出端連接至下一級(jí)時(shí)延控制級(jí)的第二輸入端。其中第一級(jí)時(shí)延控制級(jí)（圖1是時(shí)延控 制級(jí)11)的第一輸入端和第二輸入端連接在一起作為時(shí)延控制裝置10的輸入端103。最 后一級(jí)時(shí)延控制級(jí)（圖1是時(shí)延控制級(jí)12)的第一輸出端作為時(shí)延控制裝置10的第一輸 出端101，最后一級(jí)時(shí)延控制級(jí)的第二輸出端作為時(shí)延控制裝置10的第二輸出端102。時(shí) 延控制裝置10的輸入端103至或門51的一個(gè)輸入端形成第一傳輸路徑，且輸入端103至 或門51的另一個(gè)輸入端形成第二傳輸路徑。
[0007] 每一級(jí)時(shí)延控制級(jí)的電路結(jié)構(gòu)完全相同。時(shí)延控制級(jí)12包括觸發(fā)器121、上部延 遲單元122、多路選擇器123、下部延遲單元124、多路選擇器125、第一輸入端126和第二輸 入端127。下部延遲單元124的時(shí)延值大于上部延遲單元122的時(shí)延值。時(shí)延控制級(jí)12 的第一輸入端126分別通過導(dǎo)線和上部延遲單元122連接至多路選擇器123的第一輸入端 和第二輸入端，且多路選擇器123的輸出端作為時(shí)延控制級(jí)12的第一輸出端。時(shí)延控制級(jí) 12的第二輸入端127分別通過導(dǎo)線和下部延遲單元124連接至多路選擇器125的第一輸 入端和第二輸入端，且多路選擇器125的輸出端作為時(shí)延控制級(jí)12的第二輸出端。觸發(fā)器 121的輸出端Q的狀態(tài)位由掃描輸入信號(hào)SI的控制位確定，且其輸出端Q連接至多路選擇 器123和125的選擇信號(hào)端。
[0008] 其中圖1中的CCLK表示提供給時(shí)延控制裝置10中的觸發(fā)器的時(shí)鐘信號(hào)。圖1中 的RESET信號(hào)用于給觸發(fā)器提供復(fù)位信號(hào)。圖1中的GSEN表示全局掃描使能信號(hào)。
[0009] 通過控制時(shí)延控制裝置10中串行連接的觸發(fā)器的狀態(tài)位，從而控制時(shí)延控制裝 置10的輸入端103接收的觸發(fā)信號(hào)TRIGGER(上升沿）在第二傳輸路徑與在第一傳輸路徑 的時(shí)延差（即圖3的超速測(cè)試時(shí)鐘TCLK的加載邊緣和捕獲邊緣的時(shí)延差）。從而在芯片片 內(nèi)生成期望頻率的超速時(shí)延測(cè)試時(shí)鐘并對(duì)芯片進(jìn)行超速時(shí)延測(cè)試，能夠有效地檢測(cè)芯片中 的小時(shí)延缺陷。
[0010] 但是，在芯片的制造過程中，由于工藝參數(shù)難以精確控制，下部延遲單元124與上 部延遲單元122的時(shí)延差偏離所設(shè)計(jì)的時(shí)延差。上升沿的觸發(fā)信號(hào)TRIGGER在第二傳輸路 徑與第一傳輸路徑的時(shí)延差也將偏離所設(shè)計(jì)的時(shí)延差，從而導(dǎo)致在芯片片內(nèi)生成的超速測(cè) 試時(shí)鐘的真實(shí)頻率偏離于所期望的頻率，降低了芯片片內(nèi)超速時(shí)延測(cè)試的效果。因此，目前 需要精確測(cè)量出超速時(shí)延測(cè)試時(shí)鐘的真實(shí)頻率。

【發(fā)明內(nèi)容】

[0011] 針對(duì)上述問題，本發(fā)明的一個(gè)實(shí)施例提供了一種超速時(shí)延測(cè)試時(shí)鐘生成器，包 括：
[0012] 觸發(fā)和振蕩信號(hào)輸出電路，包括第一輸入端和第二輸入端，用于選擇性輸出所述 第一輸入端接收的觸發(fā)信號(hào)或所述第二輸入端接收的第一振蕩輸入信號(hào)或第二振蕩輸入 信號(hào)；
[0013] 時(shí)延控制裝置，用于將所述觸發(fā)和振蕩信號(hào)輸出電路的輸出信號(hào)進(jìn)行時(shí)延處理后 輸出第一輸出信號(hào)和第二輸出信號(hào)，其中所述第一輸出信號(hào)和第二輸出信號(hào)之間存在時(shí)延 差；
[0014] 第一傳輸路徑選擇電路，用于接收所述第一輸出信號(hào)，并選擇性輸出具有上升沿 和下降沿的脈沖信號(hào)、所述第一輸出信號(hào)或低電平；
[0015] 第二傳輸路徑選擇電路，用于接收所述第二輸出信號(hào)，并選擇性輸出所述第二輸 出信號(hào)或低電平；
[0016] 信號(hào)輸出電路，用于接收所述第一傳輸路徑選擇電路和第二傳輸路徑選擇電路的 輸出信號(hào)，并選擇性輸出測(cè)試時(shí)鐘信號(hào)、所述第一振蕩輸入信號(hào)或所述第二振蕩輸入信號(hào)； 以及
[0017] 計(jì)數(shù)器，用于根據(jù)接收的所述第一振蕩輸入信號(hào)或第二振蕩輸入信號(hào)來計(jì)數(shù)。
[0018] 優(yōu)選的，當(dāng)所述觸發(fā)和振蕩信號(hào)輸出電路輸出所述觸發(fā)信號(hào)時(shí)，所述第一傳輸路 徑選擇電路輸出所述脈沖信號(hào)，所述第二傳輸路徑選擇電路輸出所述第二輸出信號(hào)；
[0019] 當(dāng)所述觸發(fā)和振蕩信號(hào)輸出電路輸出所述第一振蕩輸入信號(hào)時(shí)，所述第一傳輸路 徑選擇電路輸出所述第一輸出信號(hào)，所述第二傳輸路徑選擇電路輸出低電平；
[0020] 當(dāng)所述觸發(fā)和振蕩信號(hào)輸出電路輸出所述第二振蕩輸入信號(hào)時(shí)，所述第一傳輸路 徑選擇電路和第二傳輸路徑選擇電路分別使得所述第二振蕩輸入信號(hào)中的下降沿和上升 沿傳輸至所述信號(hào)輸出電路。
[0021] 優(yōu)選的，所述信號(hào)輸出電路包括：
[0022] 或門，所述或門的兩個(gè)輸入端分別接收所述第一傳輸路徑選擇電路和所述第二傳 輸路徑選擇電路的輸出信號(hào)；以及
[0023] 信號(hào)翻轉(zhuǎn)電路，用于將所述或門的輸出信號(hào)翻轉(zhuǎn)并輸出至所述觸發(fā)和振蕩信號(hào)輸 出電路的第二輸入端。
[0024] 優(yōu)選的，所述信號(hào)翻轉(zhuǎn)電路包括第一反相器，所述第一反相器的輸入端連接至所 述或門的輸出端，且其輸出端連接至所述觸發(fā)和振蕩信號(hào)輸出電路的第二輸入端。
[0025] 優(yōu)選的，所述觸發(fā)和振蕩信號(hào)輸出電路包括：
[0026] 第一多路選擇器，所述第一多路選擇器的第一輸入端用于接收所述觸發(fā)信號(hào)，第 二輸入端用于接收第一振蕩輸入信號(hào)或第二振蕩輸入信號(hào)；以及
[0027] 第一與門，所述第一與門的一個(gè)輸入端連接至所述第一多路選擇器的輸出端，且 所述第一與門的另一個(gè)輸入端用于接收振蕩開啟信號(hào)。
[0028] 優(yōu)選的，所述第一傳輸路徑選擇電路包括第二反相器、第二多路選擇器、第二與門 和第三多路選擇器，所述第二反相器的輸入端連接至所述第二與門的一個(gè)輸入端，所述第 二反相器的輸出端連接至所述第二多路選擇器的第一輸入端，所述第二多路選擇器的第二 輸入端接高電平，所述第二多路選擇器的輸出端連接至所述第二與門的另一個(gè)輸入端，所 述第三多路選擇器的第一輸入端接低電平、且其第二輸入端連接至所述第二與門的輸出 端。
[0029] 優(yōu)選的，所述第二傳輸路徑選擇電路包括第四多路選擇器，所述第四多路選擇器 的第一輸入端接低電平，所述第四多路選擇器的第二輸入端用于接收所述第二輸出信號(hào)。
[0030] 優(yōu)選的，所述超速時(shí)延測(cè)試時(shí)鐘生成器還包括振蕩控制器，所述振蕩控制器用于 給所述第三多路選擇器提供第一選擇信號(hào)，且給所述第