本申請(qǐng)涉及四相時(shí)鐘，具體涉及一種時(shí)鐘生成電路及高速互聯(lián)接口。

背景技術(shù)：

1、隨著高性能計(jì)算對(duì)算力要求的不斷提高，采用單一芯片的系統(tǒng)方案越來(lái)越難以滿足高性能計(jì)算的性能需求；與此同時(shí)，能夠提供較大算力的單一計(jì)算芯片的面積越來(lái)越大，對(duì)芯片的良率提出了較大挑戰(zhàn)；在此情況下，采用芯粒(chiplet)集成的系統(tǒng)方案應(yīng)對(duì)高性能計(jì)算的挑戰(zhàn)成為解決上述問(wèn)題的重要手段。

2、在芯粒(chiplet)集成系統(tǒng)方案中，不同芯粒之間需要進(jìn)行高頻次的數(shù)據(jù)交互以完成相關(guān)計(jì)算，因此用于芯粒間數(shù)據(jù)傳輸?shù)母咚倩ヂ?lián)接口成為芯粒集成系統(tǒng)中最為重要的組成部分之一；其中高速互聯(lián)的物理層直接處理高速數(shù)據(jù)，其性能直接影響高速互聯(lián)的數(shù)據(jù)傳輸效率。

3、高速時(shí)鐘的性能是高速互聯(lián)物理層實(shí)現(xiàn)的關(guān)鍵因素，其中，等分四相時(shí)鐘(即各相位之間均相差90°的四相位時(shí)鐘)以其相對(duì)豐富的相位信息和相對(duì)簡(jiǎn)便的使用方式在高速互聯(lián)的物理層實(shí)現(xiàn)中得到了廣泛的應(yīng)用，如何高效實(shí)現(xiàn)高質(zhì)量的等分四相時(shí)鐘是高速互聯(lián)物理層設(shè)計(jì)的一個(gè)重要內(nèi)容。

4、在高速互聯(lián)物理層中，差分時(shí)鐘往往可以較為容易的得到，因此由差分時(shí)鐘產(chǎn)生等分四相位時(shí)鐘是常用的解決方案，而多種現(xiàn)有方案在硬件資源、功耗需求、輸出時(shí)鐘質(zhì)量和設(shè)計(jì)復(fù)雜度等方面存在明顯劣勢(shì)，難以適配服務(wù)于芯粒集成系統(tǒng)的高速互聯(lián)接口高性能、高密度、高能效的設(shè)計(jì)要求。

技術(shù)實(shí)現(xiàn)思路

1、鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本申請(qǐng)?zhí)峁┮环N時(shí)鐘生成電路及高速互聯(lián)接口，用于解決現(xiàn)有技術(shù)中的至少一個(gè)缺陷。

2、為實(shí)現(xiàn)上述目的以及其他目的，本申請(qǐng)?zhí)峁┮环N時(shí)鐘生成電路，所述時(shí)鐘生成電路包括：

3、延遲模塊，接外部的差分時(shí)鐘信號(hào)，用于對(duì)所述差分時(shí)鐘信號(hào)進(jìn)行延遲處理，得到多個(gè)延遲信號(hào)；

4、相位均分模塊，與所述延遲模塊的輸出端連接，對(duì)所述差分時(shí)鐘信號(hào)與所述多個(gè)延遲信號(hào)進(jìn)行相位均分處理以輸出由多個(gè)目標(biāo)時(shí)鐘信號(hào)構(gòu)成的等分時(shí)鐘。

5、于本發(fā)明一實(shí)施例中，所述相位均分模塊包括：

6、多個(gè)相位均分器，每一個(gè)所述相位均分器以所述多個(gè)延遲信號(hào)中的其中一個(gè)作為第一輸入信號(hào)以及差分時(shí)鐘信號(hào)中的其中一個(gè)作為第二輸入信號(hào)并對(duì)所述第一輸入信號(hào)與所述第二輸入信號(hào)進(jìn)行相位均分處理，得到目標(biāo)時(shí)鐘信號(hào)。

7、于本發(fā)明一實(shí)施例中，所述時(shí)鐘生成電路還包括：

8、緩沖模塊，接外部的差分時(shí)鐘信號(hào)，用于對(duì)所述差分時(shí)鐘信號(hào)進(jìn)行緩沖處理，得到緩沖時(shí)鐘信號(hào)，所述緩沖時(shí)鐘信號(hào)輸入到所述相位均分模塊中。

9、于本發(fā)明一實(shí)施例中，所述多個(gè)相位均分器中的每一個(gè)相位均分器，以所述多個(gè)延遲信號(hào)中的其中一個(gè)作為第一輸入信號(hào)以及以緩沖時(shí)鐘信號(hào)中的其中一個(gè)作為第二輸入信號(hào)并對(duì)所述第一輸入信號(hào)與所述第二輸入信號(hào)進(jìn)行均分處理，得到目標(biāo)時(shí)鐘信號(hào)。

10、于本發(fā)明一實(shí)施例中，所述延遲模塊包括：

11、第一延遲鏈，用于對(duì)差分時(shí)鐘信號(hào)中的第一信號(hào)進(jìn)行延遲處理，得到第一延遲信號(hào)；

12、第二延遲鏈，用于對(duì)差分時(shí)鐘信號(hào)中的第二信號(hào)進(jìn)行延遲處理，得到第二延遲信號(hào)；

13、第一相位均分器，接收所述第一延遲信號(hào)和所述第一信號(hào)，并對(duì)所述第一延遲信號(hào)與所述第一信號(hào)進(jìn)行均分處理，得到第一目標(biāo)時(shí)鐘信號(hào)；

14、第二相位均分器，接收所述第一延遲信號(hào)和所述第二信號(hào)，并對(duì)所述第一延遲信號(hào)與所述第二信號(hào)進(jìn)行均分處理，得到第二目標(biāo)時(shí)鐘信號(hào)；

15、第三相位均分器，接收所述第二延遲信號(hào)和所述第二信號(hào)，并對(duì)所述第二延遲信號(hào)與所述第一信號(hào)進(jìn)行均分處理，得到第三目標(biāo)時(shí)鐘信號(hào)；

16、第四相位均分器，接收所述第二延遲信號(hào)和所述第一信號(hào)，并對(duì)所述第二延遲信號(hào)與所述第一信號(hào)進(jìn)行均分處理，得到第四目標(biāo)時(shí)鐘信號(hào)；

17、其中，第一目標(biāo)時(shí)鐘信號(hào)、第二目標(biāo)時(shí)鐘信號(hào)、第三目標(biāo)時(shí)鐘信號(hào)、第四目標(biāo)時(shí)鐘信號(hào)構(gòu)成等分四相時(shí)鐘信號(hào)。

18、于本發(fā)明一實(shí)施例中，所述相位均分器包括：

19、第一級(jí)反相器模塊，用于對(duì)所述第一輸入信號(hào)與所述第二輸入信號(hào)進(jìn)行反相處理，得到對(duì)應(yīng)第一輸入信號(hào)的第一反相信號(hào)和對(duì)應(yīng)第二輸入信號(hào)的第二反相信號(hào)；

20、濾波模塊，用于對(duì)所述第一反相信號(hào)與所述第二反相信號(hào)進(jìn)行濾波處理，得到均分后的信號(hào)；

21、第二級(jí)反相器模塊，用于對(duì)所述均分后的信號(hào)進(jìn)行整形，得到目標(biāo)時(shí)鐘信號(hào)。

22、于本發(fā)明一實(shí)施例中，所述濾波模塊為對(duì)稱的rc濾波模塊。

23、于本發(fā)明一實(shí)施例中，所述rc濾波模塊包括電阻結(jié)構(gòu)和電容結(jié)構(gòu)，所述電阻結(jié)構(gòu)通過(guò)傳輸門實(shí)現(xiàn)，所述電容結(jié)構(gòu)通過(guò)電容連接的mosfet晶體管實(shí)現(xiàn)。

24、于本發(fā)明一實(shí)施例中，所述延遲模塊包括多個(gè)延遲鏈，每一個(gè)延遲鏈包括：至少一個(gè)反相器結(jié)構(gòu)，若所述延遲模塊包括多個(gè)反相器結(jié)構(gòu)，則所述多個(gè)反相器結(jié)構(gòu)串聯(lián)連接。

25、為實(shí)現(xiàn)上述目的以及其他目的，本申請(qǐng)?zhí)峁┮环N高速互聯(lián)接口，包括所述的時(shí)鐘生成電路。

26、本申請(qǐng)的有益效果：

27、本申請(qǐng)的一種時(shí)鐘生成電路，包括：延遲模塊，接外部的差分時(shí)鐘信號(hào)，用于對(duì)所述差分時(shí)鐘信號(hào)進(jìn)行延遲處理，得到多個(gè)延遲信號(hào)；相位均分模塊，與所述延遲模塊的輸出端連接，對(duì)所述差分時(shí)鐘信號(hào)與所述多個(gè)延遲信號(hào)進(jìn)行相位均分處理以輸出由多個(gè)目標(biāo)時(shí)鐘信號(hào)構(gòu)成的等分時(shí)鐘。本申請(qǐng)?zhí)峁┑臅r(shí)鐘生成技術(shù)只需要相同頻率的差分時(shí)鐘作為輸入，因此對(duì)輸入差分時(shí)鐘的需求較低，不需要消耗額外的硬件資源和功耗；而且不使用環(huán)路結(jié)構(gòu)，不會(huì)因此引入額外的噪聲，因而不需要為了減小噪聲影響而消耗額外的功耗；同時(shí)對(duì)無(wú)源器件(rc)的精度要求較低，在使用集成電路工藝實(shí)現(xiàn)時(shí)其輸出四相時(shí)鐘具有較好的等分性；再加上本申請(qǐng)的結(jié)構(gòu)簡(jiǎn)潔，模塊復(fù)用性強(qiáng)，設(shè)計(jì)復(fù)雜度較低，有利于縮短研發(fā)周期。

28、應(yīng)當(dāng)理解的是，以上的一般描述和后文的細(xì)節(jié)描述僅是示例性和解釋性的，并不能限制本申請(qǐng)。

技術(shù)特征：

1.一種時(shí)鐘生成電路，其特征在于，所述時(shí)鐘生成電路包括：

2.根據(jù)權(quán)利要求1所述的時(shí)鐘生成電路，其特征在于，所述相位均分模塊包括：

3.根據(jù)權(quán)利要求2所述的時(shí)鐘生成電路，其特征在于，所述時(shí)鐘生成電路還包括：

4.根據(jù)權(quán)利要求3所述的時(shí)鐘生成電路，其特征在于，所述多個(gè)相位均分器中的每一個(gè)相位均分器，以所述多個(gè)延遲信號(hào)中的其中一個(gè)作為第一輸入信號(hào)以及以緩沖時(shí)鐘信號(hào)中的其中一個(gè)作為第二輸入信號(hào)并對(duì)所述第一輸入信號(hào)與所述第二輸入信號(hào)進(jìn)行均分處理，得到目標(biāo)時(shí)鐘信號(hào)。

5.根據(jù)權(quán)利要求2所述的時(shí)鐘生成電路，其特征在于，所述延遲模塊包括：

6.根據(jù)權(quán)利要求2所述的時(shí)鐘生成電路，其特征在于，所述相位均分器包括：

7.根據(jù)權(quán)利要求6所述的時(shí)鐘生成電路，其特征在于，所述濾波模塊為對(duì)稱的rc濾波模塊。

8.根據(jù)權(quán)利要求7所述的時(shí)鐘生成電路，其特征在于，所述rc濾波模塊包括電阻結(jié)構(gòu)和電容結(jié)構(gòu)，所述電阻結(jié)構(gòu)通過(guò)傳輸門實(shí)現(xiàn)，所述電容結(jié)構(gòu)通過(guò)電容連接的mosfet晶體管實(shí)現(xiàn)。

9.根據(jù)權(quán)利要求1所述的時(shí)鐘生成電路，其特征在于，所述延遲模塊包括多個(gè)延遲鏈，每一個(gè)延遲鏈包括：至少一個(gè)反相器結(jié)構(gòu)，若所述延遲模塊包括多個(gè)反相器結(jié)構(gòu)，則所述多個(gè)反相器結(jié)構(gòu)串聯(lián)連接。

10.一種高速互聯(lián)接口，其特征在于，包括如權(quán)利要求1-9任意一項(xiàng)所述的時(shí)鐘生成電路。

技術(shù)總結(jié)
本申請(qǐng)公開(kāi)了一種時(shí)鐘生成電路，包括：延遲模塊，接外部的差分時(shí)鐘信號(hào)，用于對(duì)差分時(shí)鐘信號(hào)進(jìn)行延遲處理，得到多個(gè)延遲信號(hào)；相位均分模塊，與延遲模塊的輸出端連接，對(duì)所述差分時(shí)鐘信號(hào)與所述多個(gè)延遲信號(hào)輸出由多個(gè)目標(biāo)時(shí)鐘信號(hào)構(gòu)成的等分時(shí)鐘。本申請(qǐng)?zhí)峁┑臅r(shí)鐘生成技術(shù)只需要相同頻率的差分時(shí)鐘作為輸入，因此對(duì)輸入差分時(shí)鐘的需求較低，不需要消耗額外的硬件資源和功耗；而且不使用環(huán)路結(jié)構(gòu)，不會(huì)因此引入額外的噪聲，因而不需要為了減小噪聲影響而消耗額外的功耗；同時(shí)對(duì)無(wú)源器件(RC)的精度要求較低，在使用集成電路工藝實(shí)現(xiàn)時(shí)其輸出四相時(shí)鐘具有較好的等分性；再加上本申請(qǐng)的結(jié)構(gòu)簡(jiǎn)潔，模塊復(fù)用性強(qiáng)，設(shè)計(jì)復(fù)雜度較低，有利于縮短研發(fā)周期。

技術(shù)研發(fā)人員：王彧,田陌晨,溫德鑫,祝俊東
受保護(hù)的技術(shù)使用者：奇異摩爾（上海）集成電路設(shè)計(jì)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/26