本發(fā)明屬于高速串行鏈路(serializer/deserializer,serdes)時(shí)鐘通路領(lǐng)域，特別是涉及一種四分之一速率架構(gòu)serdes的時(shí)鐘通路及串化電路。

背景技術(shù)：

1、由于高性能計(jì)算、網(wǎng)絡(luò)/通信以及最近的機(jī)器學(xué)習(xí)和人工智能對(duì)總帶寬的需求不斷增加，io接口每通道數(shù)據(jù)速率每3-4年翻一番。最近的期刊已經(jīng)展示了使用四電平脈沖幅度調(diào)制(pam-4)的長(zhǎng)距離(lr)收發(fā)器，其工作速度已經(jīng)高達(dá)200gb/s。當(dāng)運(yùn)行速率來(lái)到56gb/s時(shí)，傳統(tǒng)的半速率架構(gòu)serdes對(duì)時(shí)鐘的速率要求已經(jīng)來(lái)到了28gb/s，顯著增加了時(shí)鐘的設(shè)計(jì)成本。此時(shí)，可以通過(guò)將時(shí)鐘相位數(shù)加倍(四相位時(shí)鐘)來(lái)保持同樣的時(shí)鐘速率，而采用更多相位如八相位十六相位可以進(jìn)一步放松時(shí)鐘要求，但隨著時(shí)鐘相位的提升，同樣增加了時(shí)鐘布局的復(fù)雜性，需要更復(fù)雜的多相時(shí)鐘校準(zhǔn)，同時(shí)在最后一級(jí)mux寄生成倍增加，極大減小了帶寬。綜上，目前高速serdes領(lǐng)域主流架構(gòu)為四分之一速率架構(gòu)。

2、在高速串行接口(serdes)電路中，時(shí)鐘信號(hào)的質(zhì)量要求極高。產(chǎn)生多相時(shí)鐘有多種方法，最常用的方法是用高倍時(shí)鐘分頻，簡(jiǎn)單穩(wěn)定，但實(shí)際上由于需要提供更高速率時(shí)鐘進(jìn)一步加大了時(shí)鐘設(shè)計(jì)成本；多相濾波器是一種常用的開(kāi)環(huán)方法，多相濾波器在信號(hào)處理中的高效性和靈活性使得整個(gè)系統(tǒng)可以在不犧牲性能的前提下，采用相對(duì)較低的時(shí)鐘頻率來(lái)處理高速信號(hào)。這在一定程度上可以緩解對(duì)高頻時(shí)鐘的需求，從而間接降低時(shí)鐘設(shè)計(jì)的成本。這種方法也有明顯的缺點(diǎn)，這種濾波器級(jí)聯(lián)以工作在寬頻率范圍時(shí)i/q增益失配和信號(hào)衰減會(huì)很嚴(yán)重，并且輸入信號(hào)只能以正弦波形式以避免由于諧波成分的存在而導(dǎo)致的相位誤差。無(wú)源方案還有使用電感hybrid結(jié)構(gòu)，電感hybrid結(jié)構(gòu)由于電感在高頻下具有較好的阻抗特性，能夠有效地減少信號(hào)在傳輸過(guò)程中的能量損失，為了實(shí)現(xiàn)所需的電感值和品質(zhì)因數(shù)(q值)，通常需要較大的物理面積來(lái)布置電感線圈，大面積的布局不僅增加了制造成本，還會(huì)影響整個(gè)系統(tǒng)的集成度和可靠性。

技術(shù)實(shí)現(xiàn)思路

1、為了解決背景技術(shù)中存在的問(wèn)題，本發(fā)明提供一種四分之一速率架構(gòu)serdes的時(shí)鐘通路及串化電路，包括：pll相位鎖定環(huán)、四相位時(shí)鐘信號(hào)生成模塊、重定時(shí)模塊、1uipulse生成模塊和4：1mux模塊；

2、所述pll相位鎖定環(huán)用于產(chǎn)生由兩個(gè)相位相反的信號(hào)組成的差分時(shí)鐘信號(hào)；

3、所述四相位時(shí)鐘信號(hào)生成模塊用于根據(jù)差分時(shí)鐘信號(hào)產(chǎn)生4個(gè)相位依次相差90°的四相位時(shí)鐘信號(hào)；

4、所述重定時(shí)模塊用于根據(jù)四相位時(shí)鐘信號(hào)將輸入的四路并行數(shù)據(jù)進(jìn)行延時(shí)處理，使輸入的四路并行數(shù)據(jù)之間的延時(shí)間隔為1ui；

5、所述1uipulse生成模塊用于將4個(gè)相位依次相差90°的四相位時(shí)鐘信號(hào)中相鄰兩相的時(shí)鐘信號(hào)合成為1ui脈寬的時(shí)鐘信號(hào)；

6、所述4：1mux模塊用于根據(jù)1uipulse生成模塊合成的1ui脈寬的時(shí)鐘信號(hào)將延時(shí)后的四路并行數(shù)據(jù)合成為一路串行數(shù)據(jù)。

7、優(yōu)選地，所述四相位時(shí)鐘信號(hào)生成模塊包括：4個(gè)四面體振蕩器和5個(gè)反相器組；每個(gè)四面體振蕩器包括4個(gè)端口，表示為ip端、qp端、in端和qn端；每個(gè)反相器組包括4個(gè)反相器；定義組成差分時(shí)鐘信號(hào)的兩個(gè)相位相反的信號(hào)為clkp和clkn；

8、信號(hào)clkp依次經(jīng)過(guò)第一個(gè)反相器組中的第一個(gè)反相器、第一個(gè)四面體振蕩器的ip端、第二個(gè)反相器組中的第四個(gè)反相器、第二個(gè)四面體振蕩器的qn端、第三個(gè)反相器組中的第三個(gè)反相器、第三個(gè)四面體振蕩器的in端、第四個(gè)反相器組中的第二個(gè)反相器、第四個(gè)四面體振蕩器的qp端和第五個(gè)反相器組中的第一個(gè)反相器，得到clkip信號(hào)；

9、信號(hào)clkp依次經(jīng)過(guò)第一個(gè)反相器組中的第二個(gè)反相器、第一個(gè)四面體振蕩器的qp端、第二個(gè)反相器組中的第一個(gè)反相器、第二個(gè)四面體振蕩器的ip端、第三個(gè)反相器組中的第四個(gè)反相器、第三個(gè)四面體振蕩器的qn端、第四個(gè)反相器組中的第三個(gè)反相器、第四個(gè)四面體振蕩器的in端和第五個(gè)反相器組中的第二個(gè)反相器，得到clkqp信號(hào)；

10、信號(hào)clkn依次經(jīng)過(guò)第一個(gè)反相器組中的第三個(gè)反相器、第一個(gè)四面體振蕩器的in端、第二個(gè)反相器組中的第二個(gè)反相器、第二個(gè)四面體振蕩器的qp端、第三個(gè)反相器組中的第一個(gè)反相器、第三個(gè)四面體振蕩器的ip端、第四個(gè)反相器組中的第四個(gè)反相器、第四個(gè)四面體振蕩器qn端和第五個(gè)反相器組中的第三個(gè)反相器，得到clkin信號(hào)；

11、信號(hào)clkn依次經(jīng)過(guò)第一個(gè)反相器組中的第四個(gè)反相器、第一個(gè)四面體振蕩器的qn端、第二個(gè)反相器組中的第三個(gè)反相器、第二個(gè)四面體振蕩器的in端、第三個(gè)反相器組中的第二個(gè)反相器、第三個(gè)四面體振蕩器的qp端、第四個(gè)反相器組中的第一個(gè)反相器、第四個(gè)四面體振蕩器的ip端和第五個(gè)反相器組中的第四個(gè)反相器，得到clkqn信號(hào)。

12、優(yōu)選地，所述四面體振蕩器包括：8個(gè)反相器，表示為i1～i8；反相器i1的輸出端、反相器i6的輸出端、反相器i4的輸入端和反相器i8的輸入端接四面體振蕩器的ip端；反相器i4的輸出端、反相器i5的輸出端、反相器i7的輸入端和反相器i3的輸入端接四面體振蕩器的qp端；反相器i1的輸入端、反相器i5的輸入端、反相器i7的輸出端和反相器i2的輸出端接四面體振蕩器的qn端；反相器i3的輸出端、反相器i8的輸出端、反相器i2的輸入端和反相器i6的輸入端接四面體振蕩器的in端。

13、優(yōu)選地，所述clkip信號(hào)、clkqp信號(hào)、clkin信號(hào)和clkqn信號(hào)組成四相位時(shí)鐘信號(hào)；所述clkip信號(hào)、clkqp信號(hào)、clkin信號(hào)和clkqn信號(hào)的相位依次相差90°。

14、優(yōu)選地，所述重定時(shí)模塊包括4個(gè)延時(shí)支路；第一個(gè)延時(shí)支路包括兩個(gè)串聯(lián)的d觸發(fā)器；第二個(gè)延時(shí)支路包括三個(gè)串聯(lián)的d觸發(fā)器；第三個(gè)延時(shí)支路包括三個(gè)串聯(lián)的d觸發(fā)器；第四個(gè)延時(shí)支路包括四個(gè)串聯(lián)的d觸發(fā)器；所述4個(gè)延時(shí)支路分別用于對(duì)輸入的四路并行數(shù)據(jù)進(jìn)行延時(shí)處理。

15、優(yōu)選地，所述第一個(gè)延時(shí)支路中第一個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkip信號(hào)；所述第一個(gè)延時(shí)支路中第二個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkin信號(hào)；

16、所述第二個(gè)延時(shí)支路中第一個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkip信號(hào)；所述第二個(gè)延時(shí)支路中第二個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkqp信號(hào)；所述第二個(gè)延時(shí)支路中第三個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkqn信號(hào)；

17、所述第三個(gè)延時(shí)支路中第一個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkip信號(hào)；所述第三個(gè)延時(shí)支路中第二個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkin信號(hào)；所述第三個(gè)延時(shí)支路中第三個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkip信號(hào)；

18、所述第四個(gè)延時(shí)支路中第一個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkip信號(hào)；所述第四個(gè)延時(shí)支路中第二個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkqp信號(hào)；所述第四個(gè)延時(shí)支路中第三個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkqn信號(hào)；所述第四個(gè)延時(shí)支路中第四個(gè)d觸發(fā)器的時(shí)鐘輸入端接clkqp信號(hào)。

19、優(yōu)選地，定義第一個(gè)延時(shí)支路中第一個(gè)d觸發(fā)器的輸入端接并行數(shù)據(jù)d<0>，則第一個(gè)延時(shí)支路中第二個(gè)d觸發(fā)器的輸出端輸出延時(shí)并行數(shù)據(jù)d<0>dly；

20、定義第二個(gè)延時(shí)支路中第一個(gè)d觸發(fā)器的輸入端接并行數(shù)據(jù)d<1>，則第二個(gè)延時(shí)支路中第三個(gè)d觸發(fā)器的輸出端輸出延時(shí)并行數(shù)據(jù)d<1>dly；

21、定義第三個(gè)延時(shí)支路中第一個(gè)d觸發(fā)器的輸入端接并行數(shù)據(jù)d<2>，則第三個(gè)延時(shí)支路中第三個(gè)d觸發(fā)器的輸出端輸出延時(shí)并行數(shù)據(jù)d<2>dly；

22、定義第四個(gè)延時(shí)支路中第一個(gè)d觸發(fā)器的輸入端接并行數(shù)據(jù)d<3>，則第四個(gè)延時(shí)支路中第四個(gè)d觸發(fā)器的輸出端輸出延時(shí)并行數(shù)據(jù)d<3>dly；其中，延時(shí)并行數(shù)據(jù)d<n+1>dly比延時(shí)并行數(shù)據(jù)d<n>dly延時(shí)了1ui；n∈{0,1,2}。

23、優(yōu)選地，所述1uipulse生成模塊包括：4個(gè)1ui信號(hào)生成單元；每個(gè)生成單元包括：p型的mos管mp1～mp3；n型的mos管mn1～mn3；反相器inv1～inv2；所述mp1的源極和mp2的源極接vcc；mn2的源極和mn3的源極接地；mp1的漏極、mn1的漏極和反相器inv1的輸入端連接；mn1的源極和mn2的漏極連接；mp2的漏極和mp3的源極連接；mp3的漏極、mn3的漏極和反相器inv2的輸入端連接；

24、在第一個(gè)1ui信號(hào)生成單元中，mn1的柵極接clkip信號(hào)；mp1的柵極和mn2的柵極接clkqn信號(hào)；反相器inv1的輸出端輸出1ui脈寬的時(shí)鐘信號(hào)n_0；mp3的柵極接clkin信號(hào)；mp2的柵極和mn3的柵極接clkqp信號(hào)；反相器inv2的輸出端輸出1ui脈寬的時(shí)鐘信號(hào)p_0；

25、在第二個(gè)1ui信號(hào)生成單元中，mn1的柵極接clkqp信號(hào)；mp1的柵極和mn2的柵極接clkip信號(hào)；反相器inv1的輸出端輸出1ui脈寬的時(shí)鐘信號(hào)n_1；mp3的柵極接clkqn信號(hào)；mp2的柵極和mn3的柵極接clkin信號(hào)；反相器inv2的輸出端輸出1ui脈寬的時(shí)鐘信號(hào)p_1；

26、在第三個(gè)1ui信號(hào)生成單元中，mn1的柵極接clkin信號(hào)；mp1的柵極和mn2的柵極接clkqp信號(hào)；反相器inv1的輸出端輸出1ui脈寬的時(shí)鐘信號(hào)n_2；mp3的柵極接clkip信號(hào)；mp2的柵極和mn3的柵極接clkqn信號(hào)；反相器inv2的輸出端輸出1ui脈寬的時(shí)鐘信號(hào)p_2；

27、在第四個(gè)1ui信號(hào)生成單元中，mn1的柵極接clkqn信號(hào)；mp1的柵極和mn2的柵極接clkin信號(hào)；反相器inv1的輸出端輸出1ui脈寬的時(shí)鐘信號(hào)n_3；mp3的柵極接clkqp信號(hào)；mp2的柵極和mn3的柵極接clkip信號(hào)；反相器inv2的輸出端輸出1ui脈寬的時(shí)鐘信號(hào)p_3。

28、優(yōu)選地，所述4：1mux模塊包括：4個(gè)傳輸門tg1～tg4和5個(gè)反相器i01～i05；反相器i01的輸入端接延時(shí)并行數(shù)據(jù)d<0>dly；反相器i01的輸出端接傳輸門tg1的輸入端；反相器i02的輸入端接延時(shí)并行數(shù)據(jù)d<1>dly；反相器i02的輸出端接傳輸門tg2的輸入端；反相器i03的輸入端接延時(shí)并行數(shù)據(jù)d<2>dly；反相器i03的輸出端接傳輸門tg3的輸入端；反相器i04的輸入端接延時(shí)并行數(shù)據(jù)d<3>dly；反相器i04的輸出端接傳輸門tg4的輸入端；傳輸門tg1的輸出端、傳輸門tg2的輸出端、傳輸門tg3的輸出端和傳輸門tg4的輸出端接反相器i05的輸入端；反相器i05的輸出端輸出一路串行數(shù)據(jù)dout；其中，傳輸門tg1的控制端c接1ui脈寬的時(shí)鐘信號(hào)n_0；傳輸門tg1的c反端接1ui脈寬的時(shí)鐘信號(hào)p_0；傳輸門tg2的控制端c接1ui脈寬的時(shí)鐘信號(hào)n_1；傳輸門tg2的c反端接1ui脈寬的時(shí)鐘信號(hào)p_1；傳輸門tg3的控制端c接1ui脈寬的時(shí)鐘信號(hào)n_2；傳輸門tg3的c反端接1ui脈寬的時(shí)鐘信號(hào)p_2；傳輸門tg4的控制端c接1ui脈寬的時(shí)鐘信號(hào)n_3；傳輸門tg4的c反端接1ui脈寬的時(shí)鐘信號(hào)p_3。

29、本發(fā)明至少具有以下有益效果

30、本發(fā)明與半速率架構(gòu)serdes串化電路相比，本發(fā)明顯著降低了同速率下所需要的時(shí)鐘頻率，同時(shí)放松了串化最后一級(jí)重定時(shí)電路的時(shí)序要求；同時(shí)本發(fā)明提供的基于注入鎖定環(huán)形振蕩器的四相位時(shí)鐘信號(hào)生成模塊，極大避免了使用高倍時(shí)鐘，且相較傳統(tǒng)無(wú)源方案，在損耗，功耗，面積方面更具優(yōu)勢(shì)。本文所提供的1uipulse生成電路對(duì)于傳輸門的控制匹配效果相較于傳統(tǒng)方案更好。