1.一種四分之一速率架構serdes的時鐘通路及串化電路，其特征在于，包括：pll相位鎖定環(huán)、四相位時鐘信號生成模塊、重定時模塊、1uipulse生成模塊和4：1mux模塊；
2.根據權利要求1所述的一種四分之一速率架構serdes的時鐘通路及串化電路，其特征在于，所述四相位時鐘信號生成模塊包括：4個四面體振蕩器和5個反相器組；每個四面體振蕩器包括4個端口，表示為ip端、qp端、in端和qn端；每個反相器組包括4個反相器；定義組成差分時鐘信號的兩個相位相反的信號為clkp和clkn；
3.根據權利要求2所述的一種四分之一速率架構serdes的時鐘通路及串化電路，其特征在于，所述四面體振蕩器包括：8個反相器，表示為i1～i8；反相器i1的輸出端、反相器i6的輸出端、反相器i4的輸入端和反相器i8的輸入端接四面體振蕩器的ip端；反相器i4的輸出端、反相器i5的輸出端、反相器i7的輸入端和反相器i3的輸入端接四面體振蕩器的qp端；反相器i1的輸入端、反相器i5的輸入端、反相器i7的輸出端和反相器i2的輸出端接四面體振蕩器的qn端；反相器i3的輸出端、反相器i8的輸出端、反相器i2的輸入端和反相器i6的輸入端接四面體振蕩器的in端。
4.根據權利要求2所述的一種四分之一速率架構serdes的時鐘通路及串化電路，其特征在于，所述clkip信號、clkqp信號、clkin信號和clkqn信號組成四相位時鐘信號；所述clkip信號、clkqp信號、clkin信號和clkqn信號的相位依次相差90°。
5.根據權利要求4所述的一種四分之一速率架構serdes的時鐘通路及串化電路，其特征在于，所述重定時模塊包括4個延時支路；第一個延時支路包括兩個串聯的d觸發(fā)器；第二個延時支路包括三個串聯的d觸發(fā)器；第三個延時支路包括三個串聯的d觸發(fā)器；第四個延時支路包括四個串聯的d觸發(fā)器；所述4個延時支路分別用于對輸入的四路并行數據進行延時處理。
6.根據權利要求5所述的一種四分之一速率架構serdes的時鐘通路及串化電路，其特征在于，所述第一個延時支路中第一個d觸發(fā)器的時鐘輸入端接clkip信號；所述第一個延時支路中第二個d觸發(fā)器的時鐘輸入端接clkin信號；
7.根據權利要求6所述的一種四分之一速率架構serdes的時鐘通路及串化電路，其特征在于，定義第一個延時支路中第一個d觸發(fā)器的輸入端接并行數據d<0>，則第一個延時支路中第二個d觸發(fā)器的輸出端輸出延時并行數據d<0>dly；
8.根據權利要求7所述的一種四分之一速率架構serdes的時鐘通路及串化電路，其特征在于，所述1uipulse生成模塊包括：4個1ui信號生成單元；每個生成單元包括：p型的mos管mp1～mp3；n型的mos管mn1～mn3；反相器inv1～inv2；所述mp1的源極和mp2的源極接vcc；mn2的源極和mn3的源極接地；mp1的漏極、mn1的漏極和反相器inv1的輸入端連接；mn1的源極和mn2的漏極連接；mp2的漏極和mp3的源極連接；mp3的漏極、mn3的漏極和反相器inv2的輸入端連接；
9.根據權利要求8所述的一種四分之一速率架構serdes的時鐘通路及串化電路，其特征在于，所述4：1mux模塊包括：4個傳輸門tg1～tg4和5個反相器i01～i05；反相器i01的輸入端接延時并行數據d<0>dly；反相器i01的輸出端接傳輸門tg1的輸入端；反相器i02的輸入端接延時并行數據d<1>dly；反相器i02的輸出端接傳輸門tg2的輸入端；反相器i03的輸入端接延時并行數據d<2>dly；反相器i03的輸出端接傳輸門tg3的輸入端；反相器i04的輸入端接延時并行數據d<3>dly；反相器i04的輸出端接傳輸門tg4的輸入端；傳輸門tg1的輸出端、傳輸門tg2的輸出端、傳輸門tg3的輸出端和傳輸門tg4的輸出端接反相器i05的輸入端；反相器i05的輸出端輸出一路串行數據dout；其中，傳輸門tg1的控制端c接1ui脈寬的時鐘信號n_0；傳輸門tg1的c反端接1ui脈寬的時鐘信號p_0；傳輸門tg2的控制端c接1ui脈寬的時鐘信號n_1；傳輸門tg2的c反端接1ui脈寬的時鐘信號p_1；傳輸門tg3的控制端c接1ui脈寬的時鐘信號n_2；傳輸門tg3的c反端接1ui脈寬的時鐘信號p_2；傳輸門tg4的控制端c接1ui脈寬的時鐘信號n_3；傳輸門tg4的c反端接1ui脈寬的時鐘信號p_3。