本發(fā)明涉及芯片設計領域，具體涉及到一種嵌套式Q值改善電路。

背景技術(shù)：

LC諧振電路是高性能鎖相環(huán)電路和帶通連續(xù)時間Σ-Δ諧振器的基礎模塊。LC諧振器一個重要參數(shù)是Q值，可由3dB帶寬分割出的諧振頻率計算而得。越高的Q值代表更好的選頻特性。Q值由電感和電容的寄生參數(shù)決定。在較低的諧振頻率下(1GHz以下)，電感和電容可由具有較低的寄生參數(shù)的芯片外部分立器件組成，這些分立器件可帶來較好的Q值。在1GHz以上的諧振頻率條件下，LC諧振器對應的電容值和電感值很小，可以集成在芯片內(nèi)部，這樣可節(jié)省PCB面積以及減小PCB板與芯片內(nèi)部的互聯(lián)走線的寄生電感。但由于芯片的金屬層以及導電襯底很薄，所以芯片內(nèi)集成的螺旋電感很難做到很高的Q值，導致芯片內(nèi)部集成的LC諧振器Q值通常很差，直接影響鎖相環(huán)的相位噪聲及帶通連續(xù)時間Σ-Δ(BP-CTSD)的環(huán)路增益性能。為此工程上需要花費大量資源優(yōu)化LC諧振器Q值以獲得最優(yōu)的折中設計。

Q值改善技術(shù)的原理見發(fā)明附圖1和附圖2，LC諧振器可等效為一個理想的并聯(lián)LC諧振器同時并聯(lián)一個寄生電阻，并聯(lián)寄生電阻的能量損失導致了其較低的Q參數(shù)。如果在諧振器中再并聯(lián)一個阻抗絕對值等于諧振器寄生電阻的負阻抗電阻，則正負阻抗電阻相互抵消，就可以使用有限Q值器件得到理想LC諧振器。由于Q值改善電路精確實現(xiàn)了具有等效負阻抗電阻的功能，可有效提高Q值。

實現(xiàn)Q值改善電路的最簡單方法是使用如發(fā)明附圖3中的一個交叉耦合差分對，差分對可由MOS或者BJT器件構(gòu)成。通過簡單的計算即可得出此交叉耦合差分對的差分阻抗接近–1/gm，gm是每個器件的跨導。雖然這個簡單的Q值改善電路特別適用于芯片內(nèi)部集成的LC諧振器，但它帶來的副作用是交叉耦合差分對的額外的噪聲以及非線性。在實際電路設計中，需要盡量減小這部分額外的噪聲和非線性，以避免對系統(tǒng)指標有所影響。

在文獻《An LC Bandpass delta-sigma ADC with 70dB SNDR over 20MHz Bandwidth Using CMOS DACs》中，帶通連續(xù)時間Σ-Δ模數(shù)轉(zhuǎn)換器(BP-CTSD ADC)中的LC諧振器的Q值改善電路是由一對源級接地的偽差分輸入的交叉耦合NMOS構(gòu)成。文獻中聲稱在最佳條件下，此Q值改善電路引入的IM失真可以輸出為零。但這種方法非常依賴于工藝條件，在PVT改變時效果會明顯退化。因此在實際設計中這種方案很難應用。

技術(shù)實現(xiàn)要素：

發(fā)明目的：為了解決現(xiàn)有技術(shù)中存在的問題，提高諧振器的Q值，本發(fā)明提供一種嵌套式Q值改善電路。

技術(shù)方案：一種嵌套式Q值改善電路，包括負跨導單元和正跨導單元，所述負跨導單元和正跨導單元相互并聯(lián)且連接在需要提高Q值的電路上；所述負跨導單元為交叉耦合差分對；所述正跨導單元包括第三晶體管M3、第四晶體管M4、第三電阻R3、第四電阻R4和第二電流源，第三晶體管M3的漏極和第四晶體管M4的漏極連接需要提高Q值的電路，第三晶體管M3的柵極接第三晶體管M3的漏極，第四晶體管M4的柵極連接第四晶體管M4的漏極，第三晶體管M3的源級與第四晶體管M4的源級分別通過第三電阻R3和第四電阻R4連接第二電流源I2。

進一步的，所述負跨導單元包括第一晶體管M1、第二晶體管M2、第一電阻R1、第二電阻R2和第一電流源I1，第一晶體管M1和第二晶體管M2的漏極連接需要提高Q值的電路，第一晶體管M1的柵極連接第二晶體管M2的漏極，第二晶體管M2的柵極連接第一晶體管M1的漏極，第一晶體管M1的源級和第二晶體管M2的源級分別通過第一電阻R1和第二電阻R2連接第一電流源I1。

進一步的，第一晶體管M1和第二晶體管M2型號相同，第一電阻R1和第二電阻R2型號相同；第三晶體管M3和第四晶體管M4型號相同，第三電阻R3和第四電阻R4型號相同。

進一步的，第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4均為NMOS管。

進一步的，第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4均為PMOS管。

進一步的，第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4均為BJT管。

進一步的，所述需要提高Q值的電路為LC諧振器或帶通連續(xù)時間Σ-Δ模數(shù)轉(zhuǎn)換器中的諧振器或帶通濾波器或鎖相環(huán)。

進一步的，所述嵌套式Q值改善電路集成在芯片中。

有益效果：相比較現(xiàn)有技術(shù)中傳統(tǒng)的交叉耦合gm單元，本發(fā)明提供的嵌套式Q值改善電路具有低得多的IM失真。在傳統(tǒng)的負跨導Q值改善電路外，增加另一個正跨導電路，正跨導電路的跨導值要比負跨導電路的小得多，所以整體的負跨導值只是輕微減小。通過調(diào)整正跨導單元的偏置，當正垮導的交調(diào)失真與負跨導單元的交調(diào)失真幅度相等時，因極性相反，兩個IM交調(diào)失真可以相互抵消。實際電路中，因為存在各種電路失配，IM交調(diào)失真不會完全消除，但也會大大降低，從而提高Q值，改善電路性能。該電路芯片面積及功率消耗量相比現(xiàn)有的Q值改善電路近乎忽略不計并且在PVT變化時得到更佳的穩(wěn)定效果。

附圖說明

圖1為并聯(lián)負阻抗的LC諧振網(wǎng)絡；

圖2為有無Q值增強技術(shù)的增益對比；

圖3(a)為現(xiàn)有的PMOS負阻抗電路；

圖3(b)為現(xiàn)有的三極管負阻抗電路；

圖3(c)為現(xiàn)有的NMOS負阻抗電路；

圖4為本發(fā)明嵌套式Q值改善電路的電路結(jié)構(gòu)圖。

具體實施方式

下面結(jié)合附圖和具體實施例對本發(fā)明作進一步說明。

如圖4所示，嵌套式Q值改善電路包括負跨導單元和正跨導單元，所述負跨導單元和正跨導單元相互并聯(lián)且連接在需要提高Q值的電路上，本實施例中需要提高Q值的電路是LC諧振電路；所述負跨導單元為交叉耦合差分對，所述負跨導單元包括第一晶體管M1、第二晶體管M2、第一電阻R1、第二電阻R2和第一電流源I1，第一晶體管M1和第二晶體管M2的漏極連接需要提高Q值的電路，第一晶體管M1的柵極連接第二晶體管M2的漏極，第二晶體管M2的柵極連接第一晶體管M1的漏極，第一晶體管M1的源級和第二晶體管M2的源級分別通過第一電阻R1和第二電阻R2連接第一電流源I1。其中，第一晶體管M1和第二晶體管M2型號相同，第一電阻R1和第二電阻R2型號相同。

而第一電阻R1和第二電阻R2的主要作用是降低交叉耦合差分對的非線性度。負跨導單元這部分電路從差分輸出端看進去的負電導可由式(1)計算：

G1＝-gm1/(2×(1+gm1×Rs1))＝-a1/k1 (1)

其中，gm1第一晶體管M1和第二晶體管M2的跨導值，Rs1是第一電阻R1和第二電阻R2的電阻值，a1＝gm1/2,k1＝1+gm1×Rs1。

電路輸出端的電壓電流關系見式(2)：

IO1＝a1/k1×VO (2)

其中，IO1為輸出電流，VO為端口電壓。當電路中存在非線性時，以n次諧波為例，式(2)可修正為式(3)：

IO1＝-a1×(VO/k1)-an×(VO/k1)ⁿ (3)

其中，an是n次諧波系數(shù)。從上面公式可看出，第一電阻R1和第二電阻R2不但可以改變整體的跨導值，而且IM失真可以通過負反饋電阻抑制。

圖4的右側(cè)電路為正跨導單元，所述正跨導單元包括第三晶體管M3、第四晶體管M4、第三電阻R3、第四電阻R4和第二電流源，第三晶體管M3的漏極和第四晶體管M4的漏極連接需要提高Q值的電路，第三晶體管M3的柵極接第三晶體管M3的漏極，第四晶體管M4的柵極連接第四晶體管M4的漏極，第三晶體管M3的源級與第四晶體管M4的源級分別通過第三電阻R3和第四電阻R4連接第二電流源I2。第三晶體管M3和第四晶體管M4型號相同，第三電阻R3和第四電阻R4型號相同。

第三晶體管M3的柵極接第三晶體管M3的漏極，第四晶體管M4的柵極同時連接第四晶體管M4的漏極，構(gòu)成二極管連接的NMOS差分對。該部分電路從差分輸出端看進去的正電導可由式(4)計算：

G2＝gm2/(2×(1+gm2×Rs2))＝b1/k2 (4)

其中，gm2是M3和M4的跨導值，Rs2是R3和R4的電阻值，b1＝gm2/2，k2＝1+gm2×Rs2。

電路輸出端的電壓電流關系可寫為式(5)：

IO2＝b1/k2×VO (5)

其中，IO2為輸出電流，VO為端口電壓。當電路中存在非線性時，以n次諧波為例，上面公式可修正為式(6)：

IO2＝b1×(VO/k2)+bn×(VO/k2)ⁿ (6)

其中，bn是n次諧波系數(shù)。

圖4中左側(cè)和右側(cè)兩個電路的輸出電流相加后得到整個電路的輸出電流減式(7)：

IO＝IO1+IO2＝(-a1/k1+b1/k2)×VO+(-an/k1ⁿ+bn/k2ⁿ)×VOⁿ (7)

通過調(diào)節(jié)各個晶體管及電阻的型號、偏置電流，可以使(-an/k1ⁿ+bn/k2ⁿ)這一項為零，從而消除諧波分量及造成的交調(diào)失真，達到提高線性度的目的。例如，取M3和M4的尺寸和偏執(zhí)電流為M1和M2的1/8，可得到如下近似關系：b1＝a1/8,bn＝an/8，當n＝3時，只要k1＝2×k2即可達到消除3次諧波的目的。這種方法由于源端負反饋電阻的引入對PVT不敏感，其有效性取決于器件間匹配這種相對關系，比現(xiàn)有Q值改善方案依賴絕對偏置條件的方案具有更強的工程實現(xiàn)性。

本實施例中，第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4均為NMOS管，也可以是PMOS管，BJT管。

所述嵌套式Q值改善電路是一項適用于高線性度Q值改善的電路，本實施例采用的晶體管為NMOS管，即構(gòu)成的是NMOS差分對，也可以采用PMOS差分對在不同的半導體工藝下實現(xiàn)，同樣也可以使用其他半導體技術(shù)如BJT來完成。本實施例將嵌套式Q值改善電路應用在LC諧振器上，即圖4中IP端和IN端接LC諧振腔，但它的應用不局限于LC諧振器，也可以應用于帶通連續(xù)時間Σ-Δ模數(shù)轉(zhuǎn)換器(BP-CTSD ADC)中的諧振器、帶通濾波器和鎖相環(huán)等需要高線性跨導單元中。嵌套式Q值改善電路設計及優(yōu)化都比較簡單，所增加的功耗、噪聲及芯片面積基本可忽略不計，具有廣泛的應用前景。該電路集成芯片的面積及功率消耗量相比現(xiàn)有的Q值改善電路近乎忽略不計并且在PVT變化時得到更佳的穩(wěn)定效果。