本發(fā)明涉及電路領域，具體涉及一種電平轉(zhuǎn)換電路。

背景技術：

電平轉(zhuǎn)換電路被廣泛應用于各種接口電路及輸入輸出單元中來實現(xiàn)電平的邏輯轉(zhuǎn)換。通常而言，電路中提供的內(nèi)部邏輯高電源電壓是低于接口電壓的，無法滿足接口電壓的電壓需求，例如接口電壓一般為3.3V或5V，而電路中能夠提供的內(nèi)部邏輯高電源電壓為1.2V或2.5V，這就需要一個電平轉(zhuǎn)換電路來實現(xiàn)1.2V或2.5V到3.3V或5V的轉(zhuǎn)換，才能使該接口電路正常工作。

目前，常通過如圖1所示的電平轉(zhuǎn)換電路實現(xiàn)內(nèi)部邏輯高電源電壓到接口電壓的轉(zhuǎn)換，其中：第一NMOS(Negative channel-Metal-Oxide-Semiconductor，N型金屬氧化物半導體)晶體管13a的柵極與輸入端10連接，源極接地，漏極與第一輸出端15a連接；第二NMOS晶體管13b的柵極通過以反相器11與輸入端10連接，源極接地，漏極與第二輸出端15b連接。第一PMOS(positive channel Metal Oxide Semiconductor，P型金屬氧化物半導體)晶體管14a柵極與第二輸出端15b連接，源極與第一高電平電源12(例如3.3V或5V電源)連接，漏極與第一輸出端15a連接；第二PMOS晶體管14b柵極與第一輸出端15a連接，源極與第一高電平電源12連接，漏極第二輸出端15b連接。

工作時，當輸入端10為邏輯低電平(例如接地)時，第一NMOS晶體管13a，柵極接收邏輯低電平，處于截止狀態(tài)；第二NMOS晶體13b，柵極接收由反相器處理得到的邏輯高電平(如1.2V)，處于導通狀態(tài)，第二輸出端15b與地線連通，從而第二輸出端15b輸出為低電平0V。同時，由于第一PMOS晶體管柵極與第二輸出端15b連接，第一PMOS晶體14a管柵極電壓為低電平0V，第一PMOS晶體管導通，使第一輸出端15a與第一高電平電源12連通，從而第一輸出端15a輸出為第一高電平(例如3.3V或5V)，實現(xiàn)了由低電平到高電平的轉(zhuǎn)換，同時由于第二PMOS晶體管14b柵極與第一輸出端15a連接，柵極電壓為第一高電平，故而第二PMOS晶體管截止，進一步保證了第二輸出端15b輸出為低電平0V。

當輸入端10為邏輯高電平時，其過程與上述相反，第一NMOS晶體管13a和第二PMOS晶體管14b導通，第二NMOS晶體管13b和第一PMOS晶體管14a截止，故而第一輸出端15a輸出為低電平0V，第二輸出端輸出為第一高電平。

然而，上述電平轉(zhuǎn)換電路在對輸入電平信號速度很高或輸入電平較低的電路進行到高電平轉(zhuǎn)換時，會受限于兩NMOS晶體管的下拉能力和兩PMOS晶體管的上拉能力，使得工作速度下降，甚至出現(xiàn)轉(zhuǎn)換邏輯混亂而不能實現(xiàn)轉(zhuǎn)換的現(xiàn)象。例如在深亞微米或超深亞微米工藝下的FPGA(Field-Programmable Gate Array，現(xiàn)場可編程門陣列)芯片中，其電路提供的輸入電平信號速度很高而且輸入電平較低，使用圖1所示的電平轉(zhuǎn)換電路就難以實現(xiàn)輸入電平到高電平轉(zhuǎn)換。

技術實現(xiàn)要素：

本發(fā)明要解決的主要技術問題是，現(xiàn)有的電平轉(zhuǎn)換電路在對輸入電平信號速度很高或電壓較低的電路進行到高電平轉(zhuǎn)換時，會受限于兩NMOS晶體管的下拉能力和兩PMOS晶體管的上拉能力，使得工作速度下降，甚至出現(xiàn)轉(zhuǎn)換邏輯混亂而不能實現(xiàn)轉(zhuǎn)換。

為解決上述技術問題，本發(fā)明提供一種電平轉(zhuǎn)換電路，所述電平轉(zhuǎn)換電路包括：并聯(lián)的第一支路和第二支路；所述第一支路包括依次串聯(lián)于第一高電平電源與地線之間的第一上拉開關單元和第一下拉開關單元，所述第一上拉開關單元和第一下拉開關單元之間存在第一連接點；所述第二支路包括依次串聯(lián)于第一高電平電源與地線之間的第二上拉開關單元和第二下拉開關單元，所述第二上拉開關單元和第二下拉開關單元之間存在第二連接點；輸出端通過所述第一連接點和/或第二連接點引出；

所述各上拉和下拉開關單元均包括檢測子單元和開關子單元；所述第一下拉開關單元和第二下拉開關單元的檢測子單元分別與第一電平輸入端和第二電平輸入端連接，分別用于在檢測到輸入的電平為第二高電平時，控制對應的開關子單元閉合；所述第一電平輸入端和第二電平輸入端輸入的電平相反；

所述第一上拉開關單元的檢測子單元用于在檢測到第二連接點的電平為接地電平時，控制對應開關子單元閉合；所述第二上拉開關單元的檢測子單元用于在檢測到第一連接點的電平為接地電平時，控制對應開關子單元閉合；

所述電平轉(zhuǎn)換電路還包括分別與所述第一下拉開關單元和第二下拉開關單元，和/或分別與所述第一上拉開關單元和第二上拉開關單元并聯(lián)的至少兩個電壓輔助拉伸單元；所述電壓輔助拉伸單元用于輔助第一下拉開關單元和第二下拉開關單元下拉電路電壓，和/或輔助第一上拉開關單元和第二上拉開關單元上拉電路電壓。

進一步的，所述電平轉(zhuǎn)換電路還包括反相器，所述第一電平輸入端通過所述反相器向所述第二下拉開關單元的檢測子單元輸入電平。

進一步的，還包括兩個電壓輔助拉伸單元，所述兩個電壓輔助拉伸單元分別與所述第一下拉開關單元和第二下拉開關單元并聯(lián)，所述兩個電壓輔助拉伸單元分別為兩個NMOS晶體管，其中：

第一NMOS晶體管的漏極與所述第一連接點連接，源極與所述反相器的輸出端連接；第二NMOS晶體管的漏極與所述第二連接點連接，源極與所述第一電平輸入端連接；所述第一NMOS晶體管和所述第二NMOS晶體管的柵極均與第二高電平電源連接。

進一步的，還包括兩個電壓輔助拉伸單元，兩個電壓輔助拉伸單元分別與所述第一下拉開關單元和第二下拉開關單元并聯(lián)，所述兩個電壓輔助拉伸單元分別為兩個NMOS晶體管，其中：

第一NMOS晶體管的漏極與所述第一連接點連接，柵極與所述第一電平輸入端連接；第二NMOS晶體管的漏極與所述第二連接點連接，柵極所述反相器的輸出端連接；所述第一NMOS晶體管和所述第二NMOS晶體管的源極均接地。

進一步的，還包括兩個電壓輔助拉伸單元，兩個電壓輔助拉伸單元分別與所述第一上拉開關單元和第二上拉開關單元并聯(lián)，所述兩個電壓輔助拉伸單元分別為兩個PMOS晶體管，其中：

第一PMOS晶體管的漏極與所述第一連接點連接；第二PMOS晶體管的漏極與所述第二連接點連接；所述第一PMOS晶體管和所述第二PMOS晶體管的源極均與所述第一高電平電源連接，柵極均接地。

進一步的，還包括四個電壓輔助拉伸單元，其中兩個電壓輔助拉伸單元分別與所述第一下拉開關單元和第二下拉開關單元并聯(lián)，所述兩個電壓輔助拉伸單元分別為兩個NMOS晶體管；另外兩個電壓輔助拉伸單元分別與所述第一上拉開關單元和第二上拉開關單元并聯(lián)，所述另外兩個電壓輔助拉伸單元分別為兩個PMOS晶體管，其中：

第一NMOS晶體管的漏極與所述第一連接點連接，源極與所述反相器的輸出端連接；第二NMOS晶體管的漏極與所述第二連接點連接，源極與所述第一電平輸入端連接；所述第一NMOS晶體管和所述第二NMOS晶體管的柵極均與第二高電平電源連接；

第一PMOS晶體管的漏極與所述第一連接點連接；第二PMOS晶體管的漏極與所述第二連接點連接；所述第一PMOS晶體管和所述第二PMOS晶體管的源極均與所述第一高電平電源連接，柵極均接地。

進一步的，所述第一下拉開關單元為第三NMOS晶體管，第二下拉開關單元為第四NMOS晶體管；所述第一上拉開關單元為第三PMOS晶體管，第二上拉開關單元為第四PMOS晶體管；

所述第三NMOS晶體管和第四NMOS晶體管的源極均接地；所述第三NMOS晶體管的漏極通過第一連接點與所述第三PMOS晶體管的漏極連接，所述第四NMOS晶體管的漏極通過第二連接點與第四PMOS晶體管的漏極連接；所述第三NMOS晶體管的柵極與第一電平輸入端連接，所述第四NMOS晶體管的柵極與第二電平輸入端連接；

所述第三PMOS晶體管和第四PMOS晶體管的源極均與第一高電平電源連接；所述第三PMOS晶體管的柵極與所述第二連接點連接；所述第四PMOS晶體管的柵極與所述第一連接點連接。

進一步的，所述第一NMOS晶體管和第二NMOS晶體管與所述第三NMOS晶體管和第四NMOS晶體管相同。

進一步的，所述第一PMOS晶體管和第二PMOS晶體管的尺寸小于所述第三PMOS晶體管和第四PMOS晶體管。

進一步的，所述NMOS晶體管為增強型NMOS晶體管；所述PMOS晶體管為增強型PMOS晶體管。

有益效果

本發(fā)明提供的電平轉(zhuǎn)換電路，通過分別在第一下拉開關單元和第二下拉開關單元上，和/或分別在第一上拉開關單元和第二上拉開關單元上并聯(lián)電壓輔助拉伸單元，以輔助第一下拉開關單元和第二下拉開關單元下拉電路電壓，和/或輔助第一上拉開關單元和第二上拉開關單元上拉電路電壓，這樣使得在導通的開關單元側(cè)的整體阻抗變小，驅(qū)動電流增大，提升了電路的下拉能力和/或上拉能力，從而實現(xiàn)了在電平輸入端輸入的第二高電平電壓值較低或輸入電平信號速度很高的情況下，可以快速地將輸入電平轉(zhuǎn)換為符合接口電路要求的第一高電平電壓。

附圖說明

圖1為本發(fā)明背景技術中提供的電平轉(zhuǎn)換電路結構示意圖；

圖2為本發(fā)明實施例一提供的一種可選的電平轉(zhuǎn)換電路結構示意圖；

圖3為本發(fā)明實施例一提供的又一種可選的電平轉(zhuǎn)換電路結構示意圖；

圖4為本發(fā)明實施例一提供的一種下拉電路并聯(lián)NMOS晶體管的電平轉(zhuǎn)換電路結構示意圖；

圖5為本發(fā)明實施例一提供的又一種下拉電路并聯(lián)NMOS晶體管的電平轉(zhuǎn)換電路結構示意圖；

圖6為本發(fā)明實施例一提供的一種上拉電路并聯(lián)PMOS晶體管的電平轉(zhuǎn)換電路結構示意圖；

圖7為本發(fā)明實施例一提供的又一種上拉電路并聯(lián)PMOS晶體管的電平轉(zhuǎn)換電路結構示意圖；

圖8為本發(fā)明實施例一提供的一種圖4和圖6相結合的電平轉(zhuǎn)換電路結構示意圖；

圖9為本發(fā)明實施例二提供的一種具體的電平轉(zhuǎn)換電路結構示意圖；

圖10為本發(fā)明實施例二提供的又一種具體的電平轉(zhuǎn)換電路結構示意圖；

圖11為本發(fā)明實施例二提供的又一種具體的電平轉(zhuǎn)換電路結構示意圖。

具體實施方式

下面通過具體實施方式結合附圖對本發(fā)明作進一步詳細說明。

實施例一

請參見圖2，圖2為本實施例中提供的一種可選的電平轉(zhuǎn)換電路結構示意圖，包括：并聯(lián)的第一支路和第二支路，其中：

第一支路包括依次串聯(lián)于第一高電平電源21與地線之間的第一上拉開關單元23a和第一下拉開關單元22a，第二支路包括依次串聯(lián)于第一高電平電源21與地線之間的第二上拉開關單元23b和第二下拉開關單元22b。其中第一上拉開關單元23a和第一下拉開關單元22a之間通過第一連接點26a連接；第二上拉開關單元23b和第二下拉開關單元22b通過第二連接點26b連接。在第一連接點26a處引出第一輸出端25a，并在第二連接點26b處引出第二輸出端25b。

值得注意的是，圖2所示電路圖中雖然同時設置有第一輸出端25a和第二輸出端25b，但是在實際電路運用中，可以根據(jù)實際電路的設計需求僅在第一連接點26a處引出第一輸出端25a，或僅在第二連接點26b處引出第二輸出端25b，即可僅設置一個輸出端。圖2所示電路圖僅為本實施例中一種可選的電路連接結構，不限定本發(fā)明僅具有該電路連接結構。

如圖2所示電平轉(zhuǎn)換電路中，各上拉和下拉開關單元均各自包括一個檢測子單元和一個開關子單元，其中：

第一下拉開關單元22a的檢測子單元與第一電平輸入端20a連接，用于在檢測到第一電平輸入端20a輸入的電平為第二高電平時，控制第一下拉開關單元22a的開關子單元閉合，實現(xiàn)第一輸出端25a與地線的連通；第二下拉開關單元22b的檢測子單元與第二電平輸入端20b連接，用于在檢測到第二電平輸入端20b輸入的電平為第二高電平時，控制第二下拉開關單元22b的開關子單元閉合，實現(xiàn)第二輸出端25b與地線的連通。

值得注意的是，本實施例中第一電平輸入端20a與第二電平輸入端20b在同一時刻輸入的電平應當是相反的，以保證在同一時刻第一下拉開關單元22a和第二下拉開關單元22b中只有一個是導通的。例如，在第一電平輸入端20a輸入的電平為邏輯低電平如0V時，則此時在第二電平輸入端20b輸入的電平為第二高電平如0.9V或1.2V或2.5V。

第一上拉開關單元23a的檢測子單元與第二連接點26b連接，用于在檢測到第二連接點26b的電平為接地電平時，控制第一上拉開關單元23a的開關子單元閉合，以實現(xiàn)第一高電平電源21與第一輸出端25a連通；第二上拉開關單元23b的檢測子單元與第一連接點26a連接，用于在檢測到第一連接點26a的電平為接地電平時，控制第二上拉開關單元23b的開關子單元閉合，以實現(xiàn)第一高電平電源21與第二輸出端25b連通。

還應當注意的是，由于在同一時刻第一下拉開關單元22a和第二下拉開關單元22b中只有一個是導通的，這就導致在同一時刻第一連接點26a和第二連接點26b中只有一個為接地電平，從而控制一個上拉開關單元導通。例如，第一電平輸入端20a輸入第二高電平如0.9V，第二電平輸入端20b輸入邏輯低電平如0V，此時第一下拉開關單元22a導通，第二下拉開關單元22b不導通，第一輸出端25a與地線連通，第一連接點26a和第一輸出端25a為接地電平，則第二上拉開關單元23b導通，第二輸出端25b與第一高電平電源21連通，第二連接點26b和第二輸出端25b為第一高電平如3.3V或5V，則第一上拉開關單元23a不導通。即本實施例中，如圖2所示電路在工作時，同一時刻第一下拉開關單元22a和第二上拉開關單元23b，或第二下拉開關單元22b和第一上拉開關單元23a同時導通，

同時，在第一下拉開關單元22a處并聯(lián)有一個第一電壓輔助拉伸單元24a，以及在第二下拉開關單元22b處并聯(lián)有一個第二電壓輔助拉伸單元24b。第一電壓輔助拉伸單元24a在第一下拉開關單元22a導通時，會產(chǎn)生相應的輔助阻抗以降低與第一下拉開關單元22a并聯(lián)形成的第一下拉電路的整體閾值阻抗，增大到第一輸出端25a的驅(qū)動電流，從而提升第一下拉開關單元22a的下拉能力，降低對第一電平輸入端20a輸入電平的要求，同時提高電平轉(zhuǎn)換速度。第二電壓輔助拉伸單元24b在第二下拉開關單元22b導通時，會產(chǎn)生相應的輔助阻抗以降低與第二下拉開關單元22b并聯(lián)形成的第二下拉電路的整體閾值阻抗，增大到第二輸出端25b的驅(qū)動電流，從而提升第二下拉開關單元22b的下拉能力，降低對第二電平輸入端20b輸入電平的要求，同時提高電平轉(zhuǎn)換速度。

應當理解的是，還可以不在兩下拉開關單元22a和22b處分別并聯(lián)電壓輔助拉伸單元，而是分別在兩上拉開關單元23a和23b處并聯(lián)電壓輔助拉伸單元，其原理與上述過程一致，在某一上拉開關單元導通時，與之并聯(lián)的一電壓輔助拉伸單元會產(chǎn)生相應的輔助阻抗，以降低與之對應的上拉電路部分的整體閾值阻抗，從而提升相應上拉開關單元的上拉能力，并相應降低對輸入的電平的要求，同時提高電平轉(zhuǎn)換速度。

還應當理解的是，可以同時在第一下拉開關單元22a、第二下拉開關單元22b、第一上拉開關單元23a和第二上拉開關單元23b處均分別并聯(lián)一個電壓輔助拉伸單元，從而同時提升各上拉開關單元的上拉能力，和各下拉開關單元的下拉能力，更好地提升電路的整體電平轉(zhuǎn)換性能。即本實施例中，各電壓輔助拉伸單元通過在與之并聯(lián)的開關單元導通時，產(chǎn)生相應的輔助阻抗，以提升其和與之并聯(lián)的開關單元構成的部分電路的下拉或上拉能力，從而降低對電平輸入端輸入的電平的要求，并提升了電路的電平轉(zhuǎn)換速度。值得注意的是，本實施例中還可以同時在某一上拉或下拉開關單元處可以與多個電壓輔助拉伸單元并聯(lián)。

本實施例中，存在兩個輸出端時，在同一時刻一個輸出端輸出接地電平，另一個輸出端輸出第一高電平。

應當理解的是，在工程應用中，可以通過第一電平輸入端與一個反相器相連來實現(xiàn)第二電平輸入端的電平輸入，例如參見圖3，第二下拉開關單元的檢測子單元與反相器的輸出端相連，反相器的輸入端與第一電平輸入端連接，這樣在第一電平輸入端輸入一個電平之后，通過反相器可以同時向第二下拉開關單元的檢測子單元輸入一個相反的電平。

本實施例中，僅在兩下拉開關單元處分別并聯(lián)電壓輔助拉伸單元時，并聯(lián)的電壓輔助拉伸單元可以為兩個NMOS晶體管，為便于說明，以通過第一電平輸入端與一個反相器相連來實現(xiàn)第二電平輸入端的電平輸入為例，其中：第一NMOS晶體管與第一下拉開關單元并聯(lián)，第二NMOS晶體管與第二下拉開關單元并聯(lián)。

具體的，參見圖4，第一NMOS晶體管44a和第二NMOS晶體管44b的柵極均與第二高電平電源47連接；第一NMOS晶體管44a的源極與反相器的輸出端相連，漏極與第一連接點46a連接；第二NMOS晶體管44b的源極與第一電平輸入端40連接，漏極與第二連接點46b連接。

電路工作時，當?shù)谝浑娖捷斎攵?0輸入為第二高電平如0.9V時，第一下拉開關單元42a的檢測子單元控制開關子單元閉合，同時由于反相器作用，第一NMOS晶體管44a的源極為邏輯低電平如0V，又第一NMOS晶體管44a的柵極電壓為第二高電平，即V_GS為第二高電平0.9V，第一NMOS晶體管44a導通，故而第一輸出端45a分別通過第一下拉開關單元42a和第一NMOS晶體管44a與0V電平接通，此時第一輸出端45a的電流即為第一下拉開關單元42a產(chǎn)生的驅(qū)動電流與第一NMOS晶體管44a產(chǎn)生的驅(qū)動電流之和，從而加快轉(zhuǎn)換速度，提升了下拉能力。

對于第二下拉開關單元42b而言，其輸入的為邏輯低電平0V，開關子單元不閉合，同時第二NMOS晶體管44b的源極為第二高電平，又第二NMOS晶體管44b的柵極電壓也為第二高電平，即V_GS為0V，第二NMOS晶體管44b截止，也即第二輸出端45b與0V電源之間不連通。

對于第二上拉開關單元43b而言，由于第一連接點46a的電平為0V，故而第二上拉開關單元43b的檢測子單元控制開關子單元閉合，第二輸出端45b與第一高電平電源41導通，電平為第一高電平。

對于第一上拉開關單元43a而言，由于第二連接點46b的電平為第一高電平，故而開關子單元不閉合，第一輸出端輸45a與第一高電平電源41不連通，進一步保證了第一輸出端輸45a輸出0V電平。

當?shù)谝浑娖捷斎攵?0輸入為邏輯低電平如0V時，工作過程與第一電平輸入端40輸入為第二高電平如0.9V時的工作過程相反，對于第一下拉開關單元42a而言，其開關子單元不閉合，同時由于反相器作用，第一NMOS晶體管44a的源極為第二高電平，第一NMOS晶體管44a截止，第一輸出端45a與0V電源之間不連通。

對于第二下拉開關單元42b而言，由于反相器作用其輸入的為第二高電平，其開關子單元閉合，同時第二NMOS晶體管44b的源極為邏輯低電平，第二NMOS晶體管44b導通，第二輸出端45b分別通過第二下拉開關單元42b和第二NMOS晶體管44b與0V電平接通，降低了該部分下拉電路的整體電阻，產(chǎn)生了更大的驅(qū)動電流，從而加快轉(zhuǎn)換速度，提升下拉能力。

對于第一上拉開關單元43a而言，由于第二連接點46b的電平為0V，故而開關子單元閉合，第一輸出端輸45a與第一高電平電源41連通，第一輸出端輸45a出第一高電平。

對于第二上拉開關單元43b而言，由于第一連接點46a的電平為第一高電平，故而第二上拉開關單元43b的開關子單元不閉合，第二輸出端45b與第一高電平電源41不導通。

本實施例中，第一NMOS晶體管44a和第二NMOS晶體管44b還可以通過如圖5所示的方式進行連接。將第一NMOS晶體管44a的柵極與第一電平輸入端40連接，源極接地，漏極與第一連接點46a連接；將第二NMOS晶體管44b的柵極與反相器的輸出端連接，源極接地，漏極與第二連接點46b連接。

電路工作時，當?shù)谝浑娖捷斎攵?0輸入為第二高電平如0.9V時，第一下拉開關單元42a的檢測子單元控制開關子單元閉合，同時第一NMOS晶體管44a的柵極電壓為0.9V，源極接地，即V_GS為第二高電平0.9V，第一NMOS晶體管44a導通，故而第一輸出端45a分別通過第一下拉開關單元42a和第一NMOS晶體管44a與地線(電平為0V)接通，此時第一輸出端45a的電流即為第一下拉開關單元42a產(chǎn)生的驅(qū)動電流與第一NMOS晶體管44a產(chǎn)生的驅(qū)動電流之和，從而加快轉(zhuǎn)換速度，提升了下拉能力。

對于第二下拉開關單元42b而言，由于反相器的作用，其輸入的為邏輯低電平0V，開關子單元不閉合，同時第二NMOS晶體管44b的柵極電壓也為邏輯低電平0V，又第二NMOS晶體管44b的源極接地，即V_GS為0V，第二NMOS晶體管44b截止，也即第二輸出端45b與地線之間不連通。

對于第二上拉開關單元43b而言，由于第一連接點46a的電平為0V，故而第二上拉開關單元43b的檢測子單元控制開關子單元閉合，第二輸出端45b與第一高電平電源41導通，電平為第一高電平。

對于第一上拉開關單元43a而言，由于第二連接點46b的電平為第一高電平，故而開關子單元不閉合，第一輸出端輸45a與第一高電平電源41不連通，進一步保證了第一輸出端輸45a出0V電平。

當?shù)谝浑娖捷斎攵?0輸入為邏輯低電平如0V時，工作過程與第一電平輸入端40輸入為第二高電平如0.9V時的工作過程相反，第一下拉開關單元42a的開關子單元和第二上拉開關單元43b的開關子單元不閉合，且第一NMOS晶體管44a截止；而第二下拉開關單元42b的開關子單元和第一上拉開關單元43a的開關子單元閉合，同時第二NMOS晶體管44b導通。第一輸出端45a輸出第一高電平，第二輸出端45b輸出0V電平。

從上述工作過程可見，由于存在與下拉開關單元并聯(lián)的NMOS晶體管，使得電路的下拉能力得以提高，從而在更低的輸入電壓下，電路也能很好地進行電平轉(zhuǎn)換。

本實施例中，僅在兩上拉開關單元處分別并聯(lián)電壓輔助拉伸單元時，并聯(lián)的電壓輔助拉伸單元可以為兩個PMOS晶體管，為便于說明，以通過第一電平輸入端與一個反相器相連來實現(xiàn)第二電平輸入端的電平輸入為例，其中：第一PMOS晶體管與第一上拉開關單元并聯(lián)，第二PMOS晶體管與第二上拉開關單元并聯(lián)。

具體的，參見圖6，第一PMOS晶體管64a和第二PMOS晶體管64b的柵極均接地，源極與第一高電平電源61連接；第一PMOS晶體管64a的漏極與第一連接點66a連接；第二PMOS晶體管64b的漏極與第二連接點66b連接。

電路工作時，當?shù)谝浑娖捷斎攵?0輸入為第二高電平如0.9V時，第一下拉開關單元62a的檢測子單元控制開關子單元閉合，第一輸出端65a與地線連通，輸出接地電平0V。同時由于反相器作用，第二下拉開關單元62b接收到邏輯低電平0V，第二下拉開關單元62b的開關子單元不閉合，第二輸出端65b與地線不連通。

此時，由于第一連接點66a電平為0V，故而第二上拉開關單元63b的檢測子單元控制開關子單元閉合，第一高電平電源61通過第二上拉開關單元63b與第二輸出端65b連通，第二輸出端65b電平為第一高電平。即第二連接點的電平為第一高電平，即第二PMOS晶體管64b的漏極電壓為第一高電平，第二PMOS晶體管64b工作于飽和區(qū)，此時相當于在第二上拉開關單元63b上并聯(lián)了一個較小的阻抗，從而快速降低了第二上拉開關單元63b與第二PMOS晶體管64b組成的上拉電路的整體阻抗大小，第二輸出端65b和第一高電平電源61之間通過第二上拉開關單元63b和第二PMOS晶體管64b連通，產(chǎn)生了更大驅(qū)動電流，輸出第一高電平。這樣加快了轉(zhuǎn)換速度，提升了上拉能力。

對于第一上拉開關單元63a而言，由于第二連接點66b的電平為第一高電平，故而開關子單元不閉合。同時，第一PMOS晶體管64a的漏極電壓為接地電平0V，即第一PMOS晶體管64a工作于非飽和區(qū)，此時相當于在第一上拉開關單元63a上并聯(lián)了一個很大的阻抗，致使第一高電平電源61與第一輸出端65a之間僅存在極小的電流甚至不存在電流，進而保證了第一輸出端65a輸出為0V電平。

當?shù)谝浑娖捷斎攵?0輸入為邏輯低電平如0V時，工作過程與第一電平輸入端60輸入為第二高電平如0.9V時的工作過程相反，第一下拉開關單元62a的開關子單元不閉合，而第二下拉開關單元62b的開關子單元閉合，第二輸出端65b與地線連通，輸出接地電平0V。

由于第二連接點66b電平為0V，故而第一上拉開關單元63a的檢測子單元控制開關子單元閉合。同時，第一PMOS晶體管64a工作于飽和區(qū)，實現(xiàn)了第一輸出端65a分別通過第一上拉開關單元63a和第一PMOS晶體管64a與第一高電平電源61的連接，輸出第一高電平。

此時第二上拉開關單元63b由于第一連接點66a的電平為第一高電平，故而開關子單元不閉合，第一高電平電源61與第二輸出端65b之間不通過第二上拉開關單元63b導通。同時，第二PMOS晶體管64b工作于非飽和區(qū)，第一高電平電源61與第二輸出端65b之間通過第二PMOS晶體管64b僅存在極小的電流甚至不存在電流，因此保證了第二輸出端65b輸出為0V電平。

本實施例中通過設計，使分別并聯(lián)在第一上拉開關單元和第二上拉開關單元上的第一PMOS晶體管和第一PMOS晶體管在電平輸入端輸入不同電平時工作于不同的狀態(tài)，并產(chǎn)生不同的輸出效果，從而提升了電路的上拉能力，從而使得電路在更低的輸入電壓下，更快的信號輸入下，電路也能很好地進行電平轉(zhuǎn)換。

本實施例中，第一PMOS晶體管64a和第二PMOS晶體管64b還可以通過如圖7所示的方式進行連接。將第一PMOS晶體管64a和第二PMOS晶體管64b的源極與第一高電平電源61連接；第一PMOS晶體管64a的柵極與第二連接點66b連接，漏極與第一連接點66a連接；第二PMOS晶體管64b的柵極與第一連接點66a連接，漏極與第二連接點66b連接。

電路工作時，當?shù)谝浑娖捷斎攵?0輸入為第二高電平如0.9V時，第一下拉開關單元62a的檢測子單元控制開關子單元閉合，第一輸出端65a與地線連通，輸出接地電平0V。同時由于反相器作用，第二下拉開關單元62b接收到邏輯低電平0V，第二上拉開關單元62b的開關子單元不閉合，第二輸出端65b與地線不連通。

此時，由于第一連接點66a電平為0V，故而第二上拉開關單元63b的檢測子單元控制開關子單元閉合。同時，由于第二PMOS晶體管64b的柵極與第一連接點66a連接，第二PMOS晶體管64b的柵極電壓為0V，第二PMOS晶體管64b導通，此時第一高電平電壓67分別通過第二上拉開關單元63b和第二PMOS晶體管64b與第二輸出端65b連通，輸出第一高電平。此時第二輸出端65a的電流即為第二下上開關單元63b產(chǎn)生的驅(qū)動電流與第二PMOS晶體管64b產(chǎn)生的驅(qū)動電流之和，從而加快轉(zhuǎn)換速度，提升了上拉能力。

由于第二連接點66b電壓為第一高電平，所以第一上拉開關單元63a的開關子單元不閉合，同時由于第一PMOS晶體管64a的柵極與第二連接點66b連接，第一PMOS晶體管64a的柵極電壓為第一高電平，第一PMOS晶體管64a截止，即第一輸出端65a與第一高電平電源61不導通，這樣進一步保證了第一輸出端65a輸出接地電平0V。

當?shù)谝浑娖捷斎攵?0輸入為邏輯低電平如0V時，工作過程與第一電平輸入端60輸入為第二高電平如0.9V時的工作過程相反，第一下拉開關單元62a的開關子單元和第二上拉開關單元63b的開關子單元不閉合，且第二PMOS晶體管64b截止；而第二下拉開關單元42b的開關子單元和第一上拉開關單元43a的開關子單元閉合，同時第一PMOS晶體管64a導通。第一輸出端65a輸出第一高電平，第二輸出端65b輸出接地電平。

本實施例中，在兩下拉開關單元和兩上拉開關單元處分別并聯(lián)由電壓輔助拉伸單元時，在兩下拉開關單元處分別并聯(lián)的電壓輔助拉伸單元為兩個NMOS晶體管，在兩上拉開關單元處分別并聯(lián)的電壓輔助拉伸單元為兩個PMOS晶體管，為便于說明，仍以通過第一電平輸入端與一個反相器相連來實現(xiàn)第二電平輸入端的電平輸入為例，參見圖8，其中：第一NMOS晶體管84a與第一下拉開關單元82a并聯(lián)，第二NMOS晶體管84b與第二下拉開關單元82b并聯(lián)。第一PMOS晶體管84c與第一上拉開關單元83a并聯(lián)，第二PMOS晶體管84d與第二上拉開關單元83b并聯(lián)。

具體的，第一NMOS晶體管84a和第二NMOS晶體管84b的柵極均與第二高電平電源87連接；第一NMOS晶體管84a的源極與反相器的輸出端相連，漏極與第一連接點86a連接；第二NMOS晶體管84b的源極與第一電平輸入端80連接，漏極與第二連接點86b連接。第一PMOS晶體管84c和第二PMOS晶體管84d的柵極均接地，源極與第一高電平電源81連接；第一PMOS晶體管84c的漏極與第一連接點86a連接；第二PMOS晶體管84d的漏極與第二連接點86b連接。

電路工作時，當?shù)谝浑娖捷斎攵?0輸入為第二高電平如0.9V時，第一下拉開關單元82a的檢測子單元控制開關子單元閉合，同時由于反相器作用，第一NMOS晶體管84a的源極為邏輯低電平如0V，又第一NMOS晶體管84a的柵極電壓為第二高電平，即V_GS為第二高電平0.9V，第一NMOS晶體管84a導通，第一輸出端85a分別通過第一下拉開關單元82a和第一NMOS晶體管84a與0V電平接通，輸出接地電平0V，提高了電路的下拉能力。

對于第二下拉開關單元82b而言，其輸入的為邏輯低電平0V，開關子單元不閉合，同時第二NMOS晶體管84b的源極為第二高電平，又第二NMOS晶體管84b的柵極電壓也為第二高電平，即V_GS為0V，第二NMOS晶體管84b截止，第二輸出端85b與0V電源之間不連通。

此時，第一連接點86a電平為0V，第二上拉開關單元83b的檢測子單元控制開關子單元閉合，第二輸出端85b電壓為第一高電平，即第二連接點86b為第一高電平，第二PMOS晶體管84b的漏極電壓為第一高電平，第二PMOS晶體管84b工作于飽和區(qū)，相當于一個較小的阻抗，降低了第二上拉開關單元83b與第二PMOS晶體管84d組成的上拉電路的整體阻抗大小，提高了電路的上拉能力，第二輸出端85b輸出第一高電平。

對于第一上拉開關單元83a而言，由于第二連接點86b的電平為第一高電平，故而開關子單元不閉合。同時，第一PMOS晶體管84c工作于非飽和區(qū)，此時相當于在第一上拉開關單元83a上并聯(lián)了一個很大的阻抗，致使第一高電平電源81與第一輸出端85a之間僅存在極小的電流甚至不存在電流，進而保證了第一輸出端85a輸出為0V電平。

當?shù)谝浑娖捷斎攵?0輸入為邏輯低電平如0V時，工作過程與第一電平輸入端80輸入為第二高電平如0.9V時的工作過程相反，第一下拉開關單元82a的開關子單元和第二上拉開關單元83b的開關子單元不閉合，且第一NMOS晶體管84a截止，第二PMOS晶體管84d近乎不導通；而第二下拉開關單元82b的開關子單元和第一上拉開關單元83a的開關子單元閉合，同時第二NMOS晶體管84b和第一PMOS晶體管84c導通。第一輸出端85a輸出第一高電平，第二輸出端85b輸出接地電平。

應當理解的是，本實施例中，在兩下拉開關單元處分別并聯(lián)的電壓輔助拉伸單元為兩個NMOS晶體管，且在兩上拉開關單元處分別并聯(lián)的電壓輔助拉伸單元為兩個PMOS晶體管的電路設計方式還可以是：根據(jù)將如圖4所示NMOS晶體管設計方式和圖7所示PMOS晶體管設計方式相結合進行設計，或?qū)⑷鐖D5所示NMOS晶體管設計方式和圖7所示PMOS晶體管設計方式相結合進行設計，或?qū)⑷鐖D5所示NMOS晶體管設計方式和圖6所示PMOS晶體管設計方式相結合進行設計。這樣同時提升電路的下拉能力和上拉能力，使電路的整體阻抗更小，能適應較低的輸入電平及更高的信號輸入條件下的電平轉(zhuǎn)換工作。

應當注意的是，本實施例中的各上拉開關單元與各下拉開關單元可以通過預先編寫好的程序，以軟件控制的方式實現(xiàn)各上拉開關單元與各下拉開關單元的導通，例如在各檢測子單元中寫入控制程序以控制開關子單元的閉合與否。各上拉開關單元與各下拉開關單元還可以是通過現(xiàn)有器件，根據(jù)某種現(xiàn)有器件的硬件工作特性來實現(xiàn)，例如通過MOS管來實現(xiàn)，具體的，兩下拉開關單元可以分別通過兩NMOS晶體管實現(xiàn)，兩上拉開關單元可以分別通過兩PMOS晶體管實現(xiàn)。

本實施例提供的電平轉(zhuǎn)換電路，通過設置與下拉開關單元和/或與上拉開關單元并聯(lián)的電壓輔助拉伸模塊(如MOS管)，使得在并聯(lián)處的電路的整體阻抗變小，驅(qū)動電流增大，從而提升了電路的下拉能力和/或上拉能力，從而實現(xiàn)了在電平輸入端輸入的第二高電平電壓值較低或輸入電平信號速度很高的情況下，可以快速地將輸入電平轉(zhuǎn)換為符合接口電路要求的第一高電平電壓。

實施例二

本實施在實施例一的基礎上，以各上拉開關單元與各下拉開關單元為MOS晶體管，且并聯(lián)的各電壓輔助拉伸單元也為MOS晶體管為例，對本發(fā)明作進一步示例說明。具體的，兩下拉開關單元分別為兩NMOS晶體管，分別記為第三NMOS晶體管和第四NMOS晶體管；兩上拉開關單元分別為兩PMOS晶體管，分別記為第三PMOS晶體管和第四PMOS晶體管。

此時，電平轉(zhuǎn)換電路可以如圖9所示進行設計，具體的，第三NMOS晶體管92a和第四NMOS晶體管92b的源極均接地；第三NMOS晶體管92a的漏極通過第一連接點96a與第三PMOS晶體管93a的漏極連接，第四NMOS晶體管92b的漏極通過第二連接點96b與第四PMOS晶體管93b的漏極連接；第三NMOS晶體管92a的柵極與第一電平輸入端90連接，第四NMOS晶體管92b的柵極與第二電平輸入端連接。應當注意的是，本實施例中第二電平輸入端由第一電平輸入端90通過一反相器實現(xiàn)。第三PMOS晶體管93a和第四PMOS晶體管93b的源極均與第一高電平電源91連接；同時第三PMOS晶體管93a的柵極與第二連接點96b連接；第四PMOS晶體管93b的柵極與第一連接點96a連接。

同時，第一NMOS晶體管94a和第二NMOS晶體管94b的柵極均與第二高電平電源97連接；第一NMOS晶體管94a的源極與反相器的輸出端相連，漏極與第一連接點96a連接；第二NMOS晶體管94b的源極與第一電平輸入端90連接，漏極與第二連接點96b連接。

這樣當?shù)谝浑娖捷斎攵?0輸入第二高電平如0.9V時，第三NMOS晶體管92a的柵極電壓即為第二高電平，又其源極接地，即V_GS為第二高電平，第三NMOS晶體管92a導通，第一輸出端95a與地線連通。也即第三NMOS晶體管92a的柵極實現(xiàn)了第一下拉開關單元之檢測子單元的功能，其源極與漏極實現(xiàn)了第一下拉開關單元之開關子單元的功能。

同時對于第一NMOS晶體管94a而言，其柵極電壓一直為第二高電平，但由于反相器作用，其源極電壓為邏輯低電平如0V，即V_GS為第二高電平，第一NMOS晶體管94a導通。即第一輸出端95a分別通過第三NMOS晶體管92a和第一NMOS晶體管94a與0V電平接通。

對于第四NMOS晶體管92b而言，其柵極電壓為邏輯低電平0V，又其源極接地，即V_GS為邏輯低電平，第四NMOS晶體管92b截止，第二輸出端95b與地線無法連通。也即第四NMOS晶體管92b的柵極實現(xiàn)了第二下拉開關單元之檢測子單元的功能，其源極與漏極實現(xiàn)了第二下拉開關單元之開關子單元的功能。

同時，第二NMOS晶體管94b的源極為第二高電平，又第二NMOS晶體管94b的柵極電壓也為第二高電平，即V_GS為0V，第二NMOS晶體管94b截止，也即第二輸出端95b與0V電源之間不連通。

對于第四PMOS晶體管93b而言，其柵極電壓等于第一連接點96a的電平，即為0V，又其源極與第一高電平電源91連接，即V_GS為負值的第一高電平，第四PMOS晶體管93b導通，第一高電平電源91與第二輸出端95b連通，第二輸出端95b輸出第一高電平。即第四PMOS晶體管93b的柵極實現(xiàn)了第二上拉開關單元之檢測子單元的功能，其源極與漏極實現(xiàn)了第二上拉開關單元之開關子單元的功能。

對于第三PMOS晶體管93a而言，其柵極電壓等于第二連接點96b的電壓，即等于第一高電平，又其源極與第一高電平電源91連接，即V_GS為0V，第三PMOS晶體管93a截止，第一輸出端輸95a與第一高電平電源91之間不連通，從而進一步保證了第一輸出端輸95a輸出0V電平。

當?shù)谝浑娖捷斎攵?0輸入為邏輯低電平如0V時，工作過程與第一電平輸入端40輸入為第二高電平如0.9V時的工作過程相反，第三NMOS晶體管92a截止，第四NMOS晶體管92b導通；同時由于反相器作用，第一NMOS晶體管94a源極為第二高電平，V_GS為0，第一NMOS晶體管也截止，而第二NMOS晶體管94b源極為0V，V_GS為第二高電平，第二NMOS晶體管94b導通。即第一輸出端95a不與地線連通，而第二輸出端95b為0V。

此時由于第二連接點96b為0V，第三PMOS晶體管93a導通，第一輸出端95a與第一高電平電源97連通，第一輸出端95a為第一高電平，則第四PMOS晶體管93b柵極電壓為第一高電平，其V_GS為0，第四PMOS晶體管93b截止。

即第一電平輸入端90輸入為邏輯低電平如0V時，第一輸出端95a為第一高電平，第二輸出端95b為0V。

應當注意的是，本實施例中，第一NMOS晶體管和第二NMOS晶體管可以選用與第三NMOS晶體管及第四NMOS晶體管相同的尺寸，即前述4個NMOS晶體管的尺寸可以相同。

本實施例中，電平轉(zhuǎn)換電路也可以如圖10所示進行設計，其中，第三NMOS晶體管92a、第四NMOS晶體管92b、第三PMOS晶體管93a、以及第四PMOS晶體管93b的基本結構與圖9所示一致。但是不設置第一NMOS晶體管和第二NMOS晶體管，而是在第三PMOS晶體管93a和第四PMOS晶體管93b分別并聯(lián)第一PMOS晶體管94c和第二PMOS晶體管94d。

具體的，第一PMOS晶體管94c和第二PMOS晶體管94d的柵極均接地，源極與第一高電平電源91連接；第一PMOS晶體管94c的漏極與第一連接點96a連接；第二PMOS晶體管94d的漏極與第二連接點96b連接。

工作時，當?shù)谝浑娖捷斎攵?0輸入為第二高電平時，第三NMOS晶體管92a導通，第四NMOS晶體管92a導通截止，第一輸出端95a為接地電平0V。

同時第四PMOS晶體管93b導通，第一高電平電源91可以通過第四PMOS晶體管93b與第二輸出端95b連通，即第二連接點96b為第一高電平，即第一PMOS晶體管94d工作在飽和區(qū)，相當于在第四PMOS晶體管93b處并聯(lián)了一個較小的阻抗，從而快速降低了第四PMOS晶體管93b與第一PMOS晶體管94d組成的上拉電路的整體阻抗大小，第二輸出端95b和第一高電平電源91之間通過第四PMOS晶體管93b和第二PMOS晶體管94d連通，產(chǎn)生了更大驅(qū)動電流，輸出第一高電平。

而第三PMOS晶體管93a的柵極電壓為第二連接點96b的電壓，為第一高電平，第三PMOS晶體管93a截止。同時，第一PMOS晶體管94c源極電壓為第一連接點96a的電壓，為0V，第一PMOS晶體管94c處于非飽和區(qū)，相當于在第三PMOS晶體管93a上并聯(lián)了一個很大的阻抗，致使第一高電平電源91與第一輸出端95a之間僅存在極小的電流甚至不存在電流，進而保證了第一輸出端95a輸出為0V電平。

當?shù)谝浑娖捷斎攵?0輸入為邏輯低電平時，工作過程與第一電平輸入端90輸入為第二高電平時的工作過程相反，第三NMOS晶體管92a和第四PMOS晶體管93b截止，第二PMOS晶體管94d工作于非飽和區(qū)；而第四NMOS晶體管92b和第三PMOS晶體管93a導通，第一PMOS晶體管94c工作于飽和區(qū)。此時第一輸出端95a輸出第一高電平，第二輸出端95b輸出接地電平。

應當注意的是，由于PMOS晶體管的尺寸約小，其對應產(chǎn)生的阻抗會越大，在本實施例中，第一PMOS晶體管和第二PMOS晶體管可以選用尺寸較之第三NMOS晶體管及第四NMOS晶體管更小的PMOS晶體管，以增大第一PMOS晶體管和第二PMOS晶體管處于不同狀態(tài)時產(chǎn)生的阻抗差值，使兩側(cè)上拉電路的阻抗差更大，從而使電路的上拉能力更強。

本實施例中，電平轉(zhuǎn)換電路還可以如圖11所示進行設計，其中，第一NMOS晶體管94a、第二NMOS晶體管94b、第三NMOS晶體管92a、第四NMOS晶體管92b、第三PMOS晶體管93a、以及第四PMOS晶體管93b的基本結構與圖9所示一致。第一PMOS晶體管94c和第二PMOS晶體管94d的基本結構與圖10所示一致。即同時在第三NMOS晶體管92a處并聯(lián)第一NMOS晶體管94a，在第四NMOS晶體管92b處并聯(lián)第二NMOS晶體管94b，在第三PMOS晶體管93a處并聯(lián)第一PMOS晶體管94c，在第四PMOS晶體管93b處并聯(lián)第二PMOS晶體管94d。

電路工作時，當?shù)谝浑娖捷斎攵?0輸入為第二高電平時，第一NMOS晶體管94a和第三NMOS晶體管92a導通，第二NMOS晶體管94b和第四NMOS晶體管92b截止，第一輸出端95a為邏輯低電平如0V。

第四PMOS晶體管93b柵極電壓即為邏輯低電平，第四PMOS晶體管93b導通，第二輸出端95b為第一高電平，即第二PMOS晶體管94d源極電壓為第一高電平，工作于飽和區(qū)，降低了第四PMOS晶體管93b與第二PMOS晶體管94d組成的上拉電路的整體阻抗大小，提高了電路的上拉能力，進一步確保了第二輸出端95b輸出第一高電平。

第三PMOS晶體管93a柵極電壓即為第一高電平，第三PMOS晶體管93a截止，同時第一PMOS晶體管94c源極電壓為邏輯低電平，第一PMOS晶體管94c工作于非飽和區(qū)，相當于在第三PMOS晶體管93a上并聯(lián)了一個很大的阻抗，致使第一高電平電源91與第一輸出端95a之間僅存在極小的電流甚至不存在電流，進而保證了第一輸出端95a輸出為邏輯低電平。

當?shù)谝浑娖捷斎攵?0輸入為邏輯低電平如0V時，工作過程與第一電平輸入端90輸入為第二高電時的工作過程相反，第一NMOS晶體管94a、第三NMOS晶體管92a和第四PMOS晶體管93b截止，第二PMOS晶體管94d處于非飽和區(qū)；第二NMOS晶體管94b、第四NMOS晶體管92b和第三PMOS晶體管93a導通，第一PMOS晶體管94c處于飽和區(qū)。此時第一輸出端95a輸出為第一高電平，第二輸出端95b輸出為邏輯低電平。

應當理解的是，在本實施例中，各NMOS晶體管和PMOS晶體管采用工業(yè)應用中常用的增強型NMOS晶體管和增強型PMOS晶體管即可實現(xiàn)上述電路結構的功能，因而具有較強的工業(yè)實用性。

值得注意的是，在本實施例中，第一高電平即為符合端口電壓需求的電平，如3.3V、5V等，第二高電平即為輸入端能提供的代表邏輯1的輸入電平，如0.9V，1.2V，2.5V等。

本實施例中提供的各電平轉(zhuǎn)換電路，通過在現(xiàn)有技術的基礎上設置與各NMOS晶體管和/或與各PMOS晶體管并聯(lián)的對應的NMOS晶體管和/或PMOS晶體管，使得在并聯(lián)處的電路的整體阻抗變小，驅(qū)動電流增大，從而提升了電路的下拉能力和/或上拉能力，從而實現(xiàn)了在電平輸入端輸入的第二高電平電壓值較低或輸入電平信號速度很高的情況下，可以快速地將輸入電平轉(zhuǎn)換為符合接口電路要求的第一高電平電壓。

以上內(nèi)容是結合具體的實施方式對本發(fā)明所作的進一步詳細說明，不能認定本發(fā)明的具體實施只局限于這些說明。對于本發(fā)明所屬技術領域的普通技術人員來說，在不脫離本發(fā)明構思的前提下，還可以做出若干簡單推演或替換，都應當視為屬于本發(fā)明的保護范圍。