一種具有寬輸入電壓范圍的亞閾值電平轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明公開了一種具有寬輸入電壓范圍的亞閾值電平轉(zhuǎn)換器，包括威爾遜電流鏡和反相器，威爾遜電流鏡包括三個PMOS和兩個NMOS，第一PMOS和第二PMOS的源極接高供電電壓；第一PMOS的漏極接第三PMOS的源極，第三PMOS的漏極接第一NMOS的漏極，第一NMOS的源極接地；第二PMOS的漏極接第二NMOS的漏極，第二NMOS的源極接地；第一PMOS和第二PMOS的柵極接第一PMOS的漏極，第三PMOS的柵極接第二PMOS的漏極；第一NMOS的柵極作為威爾遜電流鏡的第一輸入端接反相器的一端，第二NMOS的柵極作為威爾遜電流鏡的第二輸入端接反相器的另一端；第二PMOS的漏極是威爾遜電流鏡的輸出端，在反相器上接輸入電平。本發(fā)明解決了威爾遜電流鏡結(jié)構(gòu)的電壓下降問題和交叉耦合結(jié)構(gòu)在亞閾值電壓下的功耗問題。
【專利說明】一種具有寬輸入電壓范圍的亞閾值電平轉(zhuǎn)換器
[技術(shù)領(lǐng)域]
[0001] 本發(fā)明涉及集成電路，尤其涉及一種具有寬輸入電壓范圍的亞閾值電平轉(zhuǎn)換器。 [【背景技術(shù)】]
[0002] 多電源電壓域(Multi-supply voltage domain)技術(shù)越來越廣泛的應(yīng)用于片上芯 片系統(tǒng)(System on chip,SoC)及多核計算結(jié)構(gòu)中。在應(yīng)用了多電源電壓域技術(shù)的芯片中， 通常含有多個獨立的電壓區(qū)域或電壓島，并且每個電壓域下的模塊根據(jù)其時序的要求工作 在恰當(dāng)?shù)碾娫措妷合隆Ｒ话銇碚f，對于時序比較關(guān)鍵的模塊，通常工作在高的電源電壓 (VDDH)下，以滿足芯片對速度性能的要求;而對于時序非關(guān)鍵的電路模塊，它則工作在較低 的電源電壓(VDDL)甚至亞閾值電源電壓下，以降低芯片的功耗消耗和能量消耗。因此，在超 低功耗的應(yīng)用上，亞閾值電源電壓模塊是一個很好的選擇。
[0003] 低功耗多電源電壓電路設(shè)計的一個主要挑戰(zhàn)是使不同電壓域之間電平轉(zhuǎn)換的功 耗降到最低同時保持設(shè)計的整體穩(wěn)健性，因此，電平轉(zhuǎn)換器是多電源電壓系統(tǒng)中一個必不 可少的電路，可以為各個不同的電壓域提供交互界面，保證信號在各個電壓域之間的傳輸。 正常情況下，信號從高壓域轉(zhuǎn)換到低壓域，使用普通的緩沖器(buffer)即可實現(xiàn)。但是，如 果信號是從低壓域轉(zhuǎn)換到高壓域，尤其是從亞閾值電壓域轉(zhuǎn)換到高壓域，則需要較為復(fù)雜 的電路。
[0004] 本發(fā)明所涉及的低功耗電平轉(zhuǎn)換器是完成從亞閾值電平到閾值之上電平轉(zhuǎn)換的 轉(zhuǎn)換器。這種電平轉(zhuǎn)換器是一種混合的結(jié)構(gòu)，包括了威爾遜電流鏡和交叉耦合電平轉(zhuǎn)換器。 通過解決基于威爾遜電流鏡原理的電平轉(zhuǎn)換器存在的電壓下降問題，可以使得整個系統(tǒng)的 功率泄漏大大減小，同時還使得威爾遜電流鏡電平轉(zhuǎn)換器寬輸入電壓范圍的優(yōu)勢得到了很 好的保護。
[0005] 傳統(tǒng)的電平轉(zhuǎn)換器主要有兩種，一種是交叉耦合電平轉(zhuǎn)換器；另一種是基于電流 鏡的電平轉(zhuǎn)換器，除此之外，還有基于半鎖存的電平轉(zhuǎn)換電路。現(xiàn)如今，功耗不僅在移動式 電子消費設(shè)備中變得越來越關(guān)鍵，在有線的嵌入式系統(tǒng)和高端的計算機平臺中也成為至關(guān) 重要的因素，而亞閾值運算正是一種新興的用來實現(xiàn)數(shù)字系統(tǒng)的超低功耗方法。
[0006] 文獻[1] (S.Lutkemeier et al ?，"A subthreshold to above-threshold level shifter comprising a Wilson current-mirror，''IEEE Trans. Circuits Sys . II Exp Brief s，vol. 57，no. 9，pp. 290-294, Sept. 2010)提出了 一種新型的電平轉(zhuǎn)換電路它能夠使 閾值以下的信號電壓變化成為閾值以上的信號電壓。與其它已經(jīng)實現(xiàn)的電路相比，它不要 求靜態(tài)電流通路，因此能夠節(jié)省大量的靜態(tài)功耗。經(jīng)過90nm工藝技術(shù)仿真優(yōu)化過的電路可 以實現(xiàn)從100mV到IV的電壓轉(zhuǎn)換，但是在整個過程中消耗的總體功耗相當(dāng)大。對于目標(biāo) 200mV的電壓設(shè)計，電平轉(zhuǎn)換器會有18.4118的傳輸延遲和6.6111的靜態(tài)功率損耗。對于謂他 的輸入信號，每只晶體管的整體能耗是93.9fJ。
[0007] 文獻[1]所提出的亞閾值到高于閾值以上的電平轉(zhuǎn)換器如圖1所示。其主要的晶體 管組成部分是M3-M7,當(dāng)威爾遜電流鏡M5-M7都工作在它們的飽和區(qū)時，如果它們中的一個 MOS管被關(guān)閉的話，就可以確保沒有靜態(tài)電流流過M3或M4。如果A是低電平AN是高電平，M4就 會正常運行（也就是電流鏡右半部分形成通路），從而使Z成為低電平。如果A是高電平AN是 低電平，則M3就會正常工作，能使一個電流流過M3，M5和M6，因為M6、M7是一個電流鏡，這個 電流會流過M7并且給節(jié)點Z充電。當(dāng)Z上升時，M5就會斷開，因此也就沒有靜態(tài)電流在M3、M5 和M6上產(chǎn)生。為了減少主要變換級的負載，兩個反相器已被添加到電平轉(zhuǎn)換器輸出信號的 緩沖器上，因此，極大地改善了時鐘和輸出驅(qū)動能力。
[0008]文獻[2] (K ?-H? Koo，J ?-H? Seo，M ?-L ? Ko，and J ?-W ? Kim，"A new level-up shifter for high speed and wide range interface inultra deep sub-micron，'，in Proc.IEEE Int.Symp.Circuits and Syst.(ISCAS),Kobe,Japan,May 2005 ,pp.1063-1065)作者提出了一種新型的超低核心電平而且具有寬1/0電壓范圍的電平轉(zhuǎn)換器。在模擬 仿真時采用了 90nm的CMOS工藝技術(shù)，此電平轉(zhuǎn)換器使用了模擬電路技術(shù)和標(biāo)準(zhǔn)零閾值電 壓，沒有添加額外的工藝步驟的匪0S晶體管。由于沒有靜態(tài)功耗的產(chǎn)生且具有穩(wěn)定的占空 比，使得此電平轉(zhuǎn)換器很適合深亞微米級輸入輸出接口電壓的應(yīng)用。此文獻還介紹了兩種 傳統(tǒng)類型的電平轉(zhuǎn)換器:a.使用交叉耦合結(jié)構(gòu)和PM0S負載的傳統(tǒng)電平轉(zhuǎn)換器(如圖2所示）； b.傳統(tǒng)的從低到高的電平轉(zhuǎn)換器(如圖3所示）。作者提出了一種新型超低核心電壓和寬1/0 電壓范圍的電平轉(zhuǎn)換器，但是其輸入的最低電平只能到0.6V，無法實現(xiàn)閾值以下電平到閾 值以上電平的轉(zhuǎn)換。
[0009 ]以上文獻提出的電平轉(zhuǎn)換器普遍都存在功率泄漏比較大、輸入電平范圍窄以及從 低電平到高電平轉(zhuǎn)換的延遲時間較長的問題，如文獻[1]所述，每只晶體管的能耗高達 93.9fJ;文獻[2]中的輸入電平只能達到0.6V。
[
【發(fā)明內(nèi)容】
]
[0010] 本發(fā)明要解決的技術(shù)問題是提供一種功率泄漏小、功耗低、具有寬電壓輸入范圍 的亞閾值電平轉(zhuǎn)換器。
[0011] 為了解決上述技術(shù)問題，本發(fā)明采用的技術(shù)方案是，一種亞閾值電平轉(zhuǎn)換器，包括 威爾遜電流鏡和第一反相器，威爾遜電流鏡包括三個PM0S和兩個匪0S，第一 PM0S和第二 PM0S的源極接高供電電壓；第一PM0S的漏極接第三PM0S的源極，第三PM0S的漏極接第一 NM0S的漏極，第一 NM0S的源極接地;第二PM0S的漏極接第二NM0S的漏極，第二NM0S的源極接 地;第一 PM0S和第二PM0S的柵極接第一 PM0S的漏極，第三PM0S的柵極接第二PM0S的漏極;第 一 NM0S的柵極作為威爾遜電流鏡的第一輸入端接第一反相器的一端，第二NM0S的柵極作為 威爾遜電流鏡的第二輸入端接第一反相器的另一端;第二PM0S的漏極是威爾遜電流鏡的輸 出端，第一反相器接輸入電平。
[0012] 以上所述的亞閾值電平轉(zhuǎn)換器，包括交叉耦合電路和兩個所述的威爾遜電流鏡， 交叉耦合電路包括第四PM0S、第五PM0S、第三匪0S和第四NM0S;第四PM0S和第五PM0S的源極 接高供電電壓，第四PM0S的柵極接第五PM0S的漏極，第五PM0S的柵極接第四PM0S的漏極;第 三匪0S的漏極接第四PM0S的漏極，第四NM0S的漏極接第五PM0S的漏極，第三匪0S的源極和 第四匪0S的源極接地;第三NM0S的柵極接第一威爾遜電流鏡的輸出端和第四NM0S的柵極接 第二威爾遜電流鏡的輸出端;第五PM0S的漏極是亞閾值電平轉(zhuǎn)換器的輸出端，第一威爾遜 電流鏡的第一輸入端和第二威爾遜電流鏡的第二輸入端接輸入電平，第一威爾遜電流鏡的 第二輸入端和第二威爾遜電流鏡的第一輸入端接輸入電平通過第一反相器的輸出。
[0013] 以上所述的亞閾值電平轉(zhuǎn)換器，第一反相器的電源輸入端接低供電電壓。
[0014] 以上所述的亞閾值電平轉(zhuǎn)換器，包括第二反相器和第三反相器，第二反相器和第 三反相器串接在亞閾值電平轉(zhuǎn)換器的輸出端。
[0015] 以上所述的亞閾值電平轉(zhuǎn)換器，第二反相器的電源輸入端和第三反相器的電源輸 入端接高供電電壓。
[0016] 本發(fā)明在現(xiàn)有技術(shù)的威爾遜電流鏡電路中增加了一個第三PM0S，以減少靜態(tài)電流 的產(chǎn)生，亞閾值電平轉(zhuǎn)換器功率泄漏小、功耗低。
[【附圖說明】]
[0017] 下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明。
[0018]圖1是現(xiàn)有技術(shù)之一電平轉(zhuǎn)換器的電路圖。
[0019] 圖2是現(xiàn)有技術(shù)之二電平轉(zhuǎn)換器的電路圖。
[0020] 圖3是現(xiàn)有技術(shù)之三電平轉(zhuǎn)換器的電路圖。
[0021 ]圖4是本發(fā)明實施例1亞閾值電平轉(zhuǎn)換器的電路圖。
[0022]圖5是本發(fā)明實施例2亞閾值電平轉(zhuǎn)換器的電路圖。
[0023]圖6是本發(fā)明實施例2亞閾值電平轉(zhuǎn)換器的仿真波形圖。
[0024]圖7是本發(fā)明實施例在VDDL作用下，威爾遜電流鏡、交叉耦合電路以及整體的功耗 仿真結(jié)果圖。
[0025]圖8是本發(fā)明實施例VDDL下輸入反相器、剩余電路以及整體電路的泄漏功耗仿真 結(jié)果圖。
[0026] 圖9是本發(fā)明實施例整體功耗跟傳輸時間關(guān)系的柱狀圖:a為整體功耗的規(guī)律圖;b 為此電平轉(zhuǎn)換器的傳輸延遲規(guī)律圖。
[【具體實施方式】]
[0027] 本發(fā)明實施例1亞閾值電平轉(zhuǎn)換器的結(jié)構(gòu)如圖4所示，包括威爾遜電流鏡和反相 器。威爾遜電流鏡包括三個PMOS MP1、MP2、MP3和兩個NMOS MNUMNSJMOS MP1和PMOS MP2 的源極接高供電電壓VDDILPMOS MP1的漏極接PM0S MP3的源極，PM0S MP3的漏極接匪0S 麗1的漏極，NM0S麗1的源極接地。PMOS MP2的漏極接匪0S麗2的漏極，匪0S麗2的源極接 地。PMOS MP1和PMOS MP2的柵極接PMOS MP1的漏極，PM0S MP3的柵極接PMOS MP2的漏極。 [0028]反相器的電源輸入端接低供電電壓VDDL，反相器的輸入端接輸入電平IN，反相器 的輸出端輸出電平ir^NOKNMOS MN1的柵極作為威爾遜電流鏡的第一輸入端接第一反相器 的輸入端，NMOS MN2的柵極作為威爾遜電流鏡的第二輸入端接第一反相器的輸出端。PM0S MP2的漏極接第二反相器的輸入端，第二反相器的輸出端接第三反相器的輸入端，第三反相 器的輸出端是威爾遜電流鏡的輸出端。
[0029]本發(fā)明實施例1亞閾值電平轉(zhuǎn)換器的工作原理如下：威爾遜電流鏡使差分輸入電 壓值上升到接近或者高于NM0S閾值的電壓值，此差分輸入是由一個低閾值電壓的反相器產(chǎn) 生。在此電路結(jié)構(gòu)中，將VDDL和VDDH分別設(shè)置為0.2V和1.2V，差分輸入IN和IN_N0T是在1MHz 情況下產(chǎn)生于反相器。當(dāng)IN是高電平、IN_N0T是低電平時，匪OS MN1是導(dǎo)通的，電流鏡左邊 的MP1、MP3、麗1形成通路，有電流流過MP1、MP3和麗1，由于此結(jié)構(gòu)是電流鏡結(jié)構(gòu)，因此導(dǎo)通 的電流在MP2上反射和流動。又因為IN_NOT是低電平，麗2是斷開的，MP3斷開前導(dǎo)通的電流 都會在MP2上反射和流動，因此輸出OUT直到MP3斷開前都是帶電的，輸出高電平。如果IN輸 入是低電平、IN_N0T是高電平，麗1將會斷開，麗2導(dǎo)通。由于在MP1、MP3和麗1上沒有電流流 過，輸出OUT將會放電，達到低電平。
[0030] 本發(fā)明實施例2亞閾值電平轉(zhuǎn)換器的結(jié)構(gòu)如圖5所示，包括交叉耦合電路和兩個威 爾遜電流鏡。
[0031] 第一威爾遜電流鏡采用以上實施例1的威爾遜電流鏡，第二威爾遜電流鏡與第一 威爾遜電流鏡的結(jié)構(gòu)和原理相同，包括威爾遜電流鏡和反相器，威爾遜電流鏡包括三個 PMOS MP4、MP5、MP6和兩個MTOS MN3JN4DPM0S MP4和PMOS MP5的源極接高供電電壓VDDH。 PM0S MP4的漏極接PMOS MP6的源極，PMOS MP6的漏極接匪0S麗3的漏極，NM0S麗3的源極 接地。PMOS MP5的漏極接NMOS MN4的漏極，NMOS MN4的源極接地。PM0S MP4和PMOS MP5的柵 極接PM0S MP4的漏極，PMOS MP6的柵極接PMOS MP5的漏極。
[0032]匪OS MN3的柵極作為第二威爾遜電流鏡的第一輸入端接第一反相器的輸出端， NMOS MN4的柵極作為第二威爾遜電流鏡的第二輸入端接第一反相器的輸入端。PMOS MP5的 漏極是第二威爾遜電流鏡的輸出端。
[0033]交叉耦合電路包括PMOS MP7、PMOS MP8、NMOS MN5和NMOS MN6。PMOS MP7和PM0S MP8的源極接高供電電壓VDDH，PM0S MP7的柵極接PMOS MP8的漏極，PMOS MP8的柵極接PMOS MP7的漏極。NMOS麗5的漏極接PMOS MP7的漏極，匪0S麗6的漏極接PMOS MP8的漏極，匪0S MN5的源極和NMOS MN6的源極接地。
[0034] 交叉耦合電路NMOS MN5的柵極A接第一威爾遜電流鏡的輸出端，NMOS MN6的柵極B 接第二威爾遜電流鏡的輸出端。交叉耦合電路PMOS MP8的漏極作為亞閾值電平轉(zhuǎn)換器的輸 出節(jié)點C。
[0035]第一威爾遜電流鏡的第一輸入端和第二威爾遜電流鏡的第二輸入端接輸入電平， 第一威爾遜電流鏡的第二輸入端和第二威爾遜電流鏡的第一輸入端接輸入電平通過第一 反相器的輸出。
[0036]另外，第二反相器和第三反相器串接在亞閾值電平轉(zhuǎn)換器的輸出端，第二反相器 和第三反相器的電源輸入端接高供電電壓VDDH。
[0037] 本發(fā)明實施例2的交叉耦合電路進一步地將電壓值提高到VDDH值。因為A點與B點 為差分輸入信號，當(dāng)A點為高電平時，B點為低電平，反之亦反。當(dāng)A點為高電平、B點為低電平 時，麗6斷開，麗5導(dǎo)通-MP8導(dǎo)通-輸出電壓上升為VDDH;當(dāng)節(jié)點A為低電平、節(jié)點B為高電平 時，麗5斷開、MN6導(dǎo)通，輸出電壓為低電平。
[0038] 本發(fā)明實施例2以兩個威爾遜電流鏡作為差分輸入信號的電平拉升階段，也是第 一次拉升階段;將威爾遜電流鏡輸出的電信號加入到交叉耦合電路中，這是第二次電平拉 升階段。由低閾值的反相器產(chǎn)生差分信號IN和IN_N0T，IN分別作為第一個電流鏡MN1的柵壓 和第二個電流鏡MN3的柵壓，IN_N0T分別作為第一個電流鏡MN2的柵壓和第二個電流鏡MN4 的柵壓。當(dāng)IN為高電平、IN_N0T為低電平時，在第一個電流鏡內(nèi)麗2是斷開的、麗1是導(dǎo)通的， MP1、MP3和MN1形成通路，電流流過MP1、MP3和麗1。因為MP1和MP2構(gòu)成了電流鏡，導(dǎo)通的電流 在MP2上反射和流動，又因為IN_N0T是低電平，麗2是斷開的，MP3斷開前導(dǎo)通的電流都會在 MP2上反射和流動，因此節(jié)點A直到MP3斷開前都是帶電的。當(dāng)IN是低電平、IN_NOT是高電平 的時候，麗1將會斷開以及麗2導(dǎo)通。由于在MP1、MP3和麗1上沒有電流流過，節(jié)點A將會放電 至低電平。相類似地，在第二個電流鏡上，當(dāng)IN是高電平、IN_NOT是低電平的時候，節(jié)點B是 放電的；當(dāng)IN是低電平的、IN_NOT是高電平的時候，節(jié)點B在MP6斷開前都是帶電的，其原理 與節(jié)點A的相同，因此節(jié)點A電壓與節(jié)點B電壓形成了互補的電信號。節(jié)點A與B的電信號來到 了最終的交叉耦合部分，當(dāng)節(jié)點A為高電平、B為低電平時，麗5導(dǎo)通、麗6斷開，MP8導(dǎo)通、MP7 斷開，輸出節(jié)點C為高電平且上升至VDDH;當(dāng)節(jié)點A為低電平、節(jié)點B為高電平時，麗5斷開、 MN6導(dǎo)通，輸出節(jié)點C為低電平。
[0039]本發(fā)明實施例電平轉(zhuǎn)換器的晶體管尺寸記錄在表1中，它是在27°C情況下使用 65nm工藝且VDDH為1.2V進行CMOS仿真。其M0S管的類型有3種，nvt、hvt和lvt。其中nvt是正 常閾值電壓M0S管，h vt為高閾值電壓M0S管，1 vt是低閾值電壓M0S管。整體電路的各個M0S管 的尺寸比如表1所示。
[0040]表1為實施例2電平轉(zhuǎn)換器的晶體管類型和尺寸(單位:納米）
[0042]本發(fā)明的收益效果如下：
[0043] 本發(fā)明提出了一種新型低于閾值電壓的低功耗電平轉(zhuǎn)換器，具體電路的實現(xiàn)是采 用了 MTC0MS(即多重閾值電壓CMOS)技術(shù)，MTCM0S技術(shù)是用來優(yōu)化延遲和功耗的。本發(fā)明所 提出電平轉(zhuǎn)換器主要包括兩個威爾遜電流鏡以及交叉耦合結(jié)構(gòu):其中兩個威爾遜電流鏡作 為它的初始拉升電平階段、交叉耦合結(jié)構(gòu)作為它的輸出級，而且結(jié)合威爾遜電流鏡和交叉 耦合結(jié)構(gòu)的電平轉(zhuǎn)換器在兼具兩者優(yōu)點的同時克服了這兩種結(jié)構(gòu)的缺點。另外，MTCM0S器 件被應(yīng)用于實現(xiàn)較低的功耗?；?5nmCM0S技術(shù)的仿真結(jié)果顯示出在工作頻率為1MHz的情 況下，每次從0.2V到1.2V的變換只需要消耗19.44fJ的能量，其輸入的電平能夠低至85mV。 同時，所實現(xiàn)的穩(wěn)定性與工藝種類的關(guān)系已經(jīng)經(jīng)過蒙特卡羅仿真100%的通過率驗證。最終 結(jié)論是，這個擁有寬輸入電壓范圍的低功耗電平轉(zhuǎn)化器能夠在低于閾值電平到高于閾值電 平的交互模塊上得到應(yīng)用。
[0044] 圖6為整個電路系統(tǒng)的瞬態(tài)仿真波形圖。將低電源電壓和高電源電壓分別設(shè)置為 0.2V和1.2V，在1MHz情況下的差分輸入IN和IN_N0T產(chǎn)生于反相器。仿真結(jié)果如圖所示，與實 驗原理基本吻合。
[0045]圖7展示了在VDDL作用下威爾遜電流鏡的功耗、交叉耦合結(jié)構(gòu)的功耗和整體功耗， VDDL是在頻率為1MHz情況下的輸入，以及它的輸入電平取值范圍是從90mV到1V。圖像表明 這個設(shè)計總體功率損耗的減少即VDDL的減少，主要是MN2和MN4的驅(qū)動力所導(dǎo)致的；同時，它 們的驅(qū)動力又受限于VDDL。而且，當(dāng)VDDL被應(yīng)用時，節(jié)點A和B不能夠完全地對地釋放電壓。 對于低閾值電壓的晶體管MN5和MN6,節(jié)點A或者B的較低電平會導(dǎo)致高功耗；當(dāng)VDDL是低電 平時（圖7)，整體電路的高功耗是由交叉耦合結(jié)構(gòu)的高功耗所確定的。此外，整體功耗直到 VDDL達到了200mV以上才會顯著下降，而且實現(xiàn)從200mV到1.2V電平轉(zhuǎn)換的功耗是38.87nW。 由于每個時鐘循環(huán)中都有兩種類型的轉(zhuǎn)換(如低到高和高到低），經(jīng)計算，每次轉(zhuǎn)換的能量 為19?44fJ(38?87nW/lMHz/2)。
[0046]圖8展示了在VDDL域上提出的設(shè)計、反相器的緩沖輸入和其余電路系統(tǒng)的泄漏功 耗。關(guān)于整體的泄漏功耗，最理想的VDDL輸入取值是從160mV到380mV。如圖7所示，當(dāng)VDDL偏 離400mV時，由低閾值晶體管組成的輸入反相器的泄漏功耗增加了，整體的泄漏功耗也就增 加了。
[0047]圖9闡明了整體功耗跟傳輸時間的柱狀圖。據(jù)觀察可得，這兩種柱狀圖的分布規(guī)律 能夠很好地插入對數(shù)曲線，該對數(shù)曲線與在低閾值下的晶體管的I-V特性完全符合。同時， 通過增加晶體管的尺寸，晶體管對工藝變化的敏感度也會降低。
[0048]此電平轉(zhuǎn)換器的性能與已經(jīng)出現(xiàn)的電平轉(zhuǎn)換器的性能對比如表2所示。本發(fā)明采 用威爾遜電流鏡和交叉耦合相結(jié)合的方式，在具有較低亞閾值輸入電平、保持這兩種電平 轉(zhuǎn)換器優(yōu)點的同時克服了這兩種結(jié)構(gòu)的缺點，并在每次變換時消耗較低的能量。
[0049]表2為此電平轉(zhuǎn)換器與其它電平轉(zhuǎn)換器實現(xiàn)性能對比表
[〇〇511 (其中，*為仿真結(jié)果）
【主權(quán)項】
1. 一種具有寬輸入電壓范圍的亞閾值電平轉(zhuǎn)換器，其特征在于，包括威爾遜電流鏡和 反相器，威爾遜電流鏡包括三個PMOS和兩個匪OS，第一 PMOS和第二PMOS的源極接高供電電 壓;第一 PMOS的漏極接第三PMOS的源極，第三PMOS的漏極接第一 NMOS的漏極，第一 NMOS的源 極接地;第二PMOS的漏極接第二NMOS的漏極，第二NMOS的源極接地;第一 PMOS和第二PMOS的 柵極接第一 PMOS的漏極，第三PMOS的柵極接第二PMOS的漏極;第一 NMOS的柵極作為威爾遜 電流鏡的第一輸入端接第一反相器的一端，第二NMOS的柵極作為威爾遜電流鏡的第二輸入 端接第一反相器的另一端;第二PMOS的漏極是威爾遜電流鏡的輸出端，在第一反相器上接 輸入電平。2. 根據(jù)權(quán)利要求1所述的亞閾值電平轉(zhuǎn)換器，其特征在于，包括交叉耦合電路和兩個權(quán) 利要求1所述的威爾遜電流鏡，交叉耦合電路包括第四PM0S、第五PM0S、第三匪OS和第四 NMOS;第四PMOS和第五PMOS的源極接高供電電壓，第四PMOS的柵極接第五PMOS的漏極，第五 PMOS的柵極接第四PMOS的漏極;第三NMOS的漏極接第四PMOS的漏極，第四WOS的漏極接第 五PMOS的漏極，第三匪OS的源極和第四匪OS的源極接地;第三匪OS的柵極接第一威爾遜電 流鏡的輸出端，第四WOS的柵極接第二威爾遜電流鏡的輸出端;第五PMOS的漏極是亞閾值 電平轉(zhuǎn)換器的輸出端，第一威爾遜電流鏡的第一輸入端和第二威爾遜電流鏡的第二輸入端 接輸入電平，第一威爾遜電流鏡的第二輸入端和第二威爾遜電流鏡的第一輸入端接輸入電 平通過第一反相器后的輸出。3. 根據(jù)權(quán)利要求1所述的亞閾值電平轉(zhuǎn)換器，其特征在于，第一反相器的電源輸入端接 低供電電壓。4. 根據(jù)權(quán)利要求2所述的亞閾值電平轉(zhuǎn)換器，其特征在于，包括第二反相器和第三反相 器，第二反相器和第三反相器串接在亞閾值電平轉(zhuǎn)換器的輸出端。5. 根據(jù)權(quán)利要求4所述的亞閾值電平轉(zhuǎn)換器，其特征在于，第二反相器的電源輸入端和 第三反相器的電源輸入端接高供電電壓。
【文檔編號】H03K19/0185GK105958994SQ201610262083
【公開日】2016年9月21日
【申請日】2016年4月25日
【發(fā)明人】曹元 , 趙曉錦, 溫志煌
【申請人】深圳大學(xué)