專利名稱：用于依靠數(shù)據(jù)的電壓偏移電平的電路的制作方法
背景領(lǐng)域本發(fā)明涉及為電信號提供直流(DC)隔離。
背景信息眾所周知，一個串聯(lián)電容，如圖2說明的，可以用來阻塞直流平衡信號上的直流(DC)電壓電平。在此文中，術(shù)語“直流平衡”指的是信號的時間平均收斂于一個DC，獨立于數(shù)據(jù)信號值的固定信號電平，對于不同的發(fā)信號典型地為零伏特。這在圖2中被說明，其中一個電容230與一個運算放大器210串聯(lián)連接。對于圖2中說明的實施例，Vbias為信號Vint提供中心點。
圖3說明了沿著時間軸的相應(yīng)的信號。只要信號具有獨立于數(shù)據(jù)信號的平均值該偏移方案就能令人滿意地工作。在一個使用二元數(shù)字信號的系統(tǒng)中，這意味著一個由“0”和“1”組成的平衡的數(shù)。然而，在許多系統(tǒng)中，不能保證這種0和1的平衡。例如，盡管在該方面本發(fā)明不局限于此范圍，1394A協(xié)議規(guī)范，法案2.0，日期1998年3月15日，可以從電氣和電子工程師學(xué)會(IEEE)得到，(此后為“1394A”)，不保證一個由0和1組成的平衡的數(shù)。因此，一長串0將引起內(nèi)部節(jié)點，例如圖2中的Vint，漂移到偏移電平而不是保持在一個代表“0”的電平。這種效應(yīng)在多電平系統(tǒng)中將更加顯著，在多電平系統(tǒng)中多個電壓信號電平被檢測。例如，1394說明使用三個邏輯電平，0，“z”和1。因此，如果一長串0被發(fā)送，Vint將漂移并且導(dǎo)致一個z被錯誤地解釋，例如，如圖3說明的那樣。因此，存在解決這種不平衡系統(tǒng)中缺點的需要。
概要簡短地，依照一種實施例，一個集成電路包括一個處理包括多級電平，依靠數(shù)據(jù)的偏移電平的離散輸出信號的電路，其中電路進一步包括至少近似消除由于電容耦合在電路頻率響應(yīng)中引入的0的能力。
簡短地，依照本發(fā)明的另一種實施例，一個集成電路包括至少一個與輸入和輸出電壓信號電平相連接的比較器。集成電路還包括至少部分地基于比較器輸出信號來發(fā)送用于調(diào)整輸出電壓信號電平的信號的電路。
附圖簡述被視為本發(fā)明的主題在說明的結(jié)論部分被專門地指出和清楚地要求。然而，參考結(jié)合附圖的下列詳細(xì)描述，本發(fā)明，關(guān)于操作的組織和方法，和它的目標(biāo)，特征和優(yōu)點，將被最好地理解。其中

圖1是一個原理圖，它圖解一種依照本發(fā)明的反饋電路的一種實施例的頻率域模型；圖2是一個電路圖，它圖解在比較器輸入端使用的一個典型的DC阻塞方案的一個實施例；圖3是一個線圖，它圖解可能被圖2的實施例產(chǎn)生的電壓信號；圖4是一個原理圖，它圖解依照本發(fā)明的一個電路的一種實施例，該電路可能被用于產(chǎn)生一個依靠數(shù)據(jù)的電壓偏移電平；圖5是一個線圖，它圖解可能被圖4的實施例產(chǎn)生的電壓信號；圖6是一個電路圖，它圖解依照本發(fā)明的一個電路的另一種實施例，該電路可能被用于產(chǎn)生一個依靠數(shù)據(jù)的電壓偏移電平；圖7是一個電路圖，它圖解依照本發(fā)明的一個自適應(yīng)電壓偏移控制電路的一種實施例；圖8是依照本發(fā)明的一個自適應(yīng)電壓偏移控制電路的另一種實施例；圖9是一個線圖，它圖解一個依照本發(fā)明的使用一個選通信號的自適應(yīng)電壓偏移控制電路的一種實施例產(chǎn)生的各種各樣的信號。
圖10是一個線圖，它圖解輸入和輸出電壓信號間的電壓失配，例如分別被應(yīng)用于和被與1394A規(guī)范兼容的接收機產(chǎn)生的那些輸入和輸出電壓信號；圖11a和圖11b是線圖，它們圖解由輸入信號和輸出信號間的電壓失配產(chǎn)生的一個電壓偏移量；和圖12是一個真值表，它圖解圖8圖解的實施例的一個可選實現(xiàn)的工作，包括一個“無行為”狀態(tài)。
詳細(xì)描述在下面的詳細(xì)描述中，為了提供一個本發(fā)明的徹底理解許多具體細(xì)節(jié)被闡明了。然而，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解沒有這些具體細(xì)節(jié)本發(fā)明可以被實踐。在其他例子中，眾所周知的方案，過程，元件和電路沒有被詳細(xì)描述以不使本發(fā)明模糊。
眾說周知，一個串聯(lián)電容，如圖2說明的，可以用來阻塞直流平衡信號上的直流(DC)電壓電平。在此文中，術(shù)語“直流平衡”指的是信號的時間平均收斂于一個DC，獨立于數(shù)據(jù)信號值的固定信號電平，對于不同的發(fā)信號典型地為零伏特。這在圖2中被說明，其中一個電容230與一個運算放大器210串聯(lián)連接。對于圖2中說明的實施例，Vbias為信號Vint提供中心點。
圖3說明了沿著時間軸的相應(yīng)的信號。只要信號具有獨立于數(shù)據(jù)信號的平均值該偏移方案就能令人滿意地工作。在一個使用二元數(shù)字信號或位的系統(tǒng)中，這意味著一個由“0”和“1”組成的平衡的數(shù)。然而，在許多系統(tǒng)中，不能保證這種0和1的平衡。例如，盡管在該方面本發(fā)明不局限于此范圍，1394A協(xié)議規(guī)范，法案2.0，日期1998年3月15日，可以從電氣和電子工程師學(xué)會得到，(此后，“1394A”)，不保證一個由0和1組成的平衡的數(shù)。因此，一長串0將引起內(nèi)部節(jié)點，例如圖2中的Vint，漂移到偏移電平而不是保持在一個代表“0”的電平。這種效應(yīng)在多電平系統(tǒng)中將更加顯著，在多電平系統(tǒng)中多個電壓信號電平被檢測。例如，1394說明使用三個邏輯電平，0，“z”和1。因此，如果一長串0被發(fā)送，Vint將漂移并且導(dǎo)致一個z被錯誤地解釋，例如，如圖3說明的那樣。
圖4是一個原理圖，它圖解依照本發(fā)明的一個電路的一種實施例。在這個特定的實施例中，反饋被使用以提供一個依靠數(shù)據(jù)的，電壓偏移電平，它在內(nèi)部節(jié)點Vint上保持一個期望的電壓信號電平。在這個特定的實施例中，使用模-數(shù)(A/D)變換，內(nèi)部節(jié)點被抽樣，使用數(shù)-模(D/A)變換，數(shù)字信號被轉(zhuǎn)換成相應(yīng)的偏移電平，于是通過一個用于維持期望電壓電平的弱激勵器，模擬電壓值被保持在內(nèi)部節(jié)點上。圖5圖解了相應(yīng)的波形。
在這個特定的實施例中，比較器410對節(jié)點Vint采樣提供，如圖4圖解的，N位數(shù)字形式的輸出信號。然后這個數(shù)字輸出信號通過DAC420被變換成電壓偏移并通過電阻440供給內(nèi)部節(jié)點Vint。當(dāng)然，如前面指出的，這是一個原理圖。許多具體實現(xiàn)中的任何一個可以被用來實現(xiàn)這個結(jié)果。圖5中所示的波形暗示一個兩態(tài)實現(xiàn)，其中N等于1位，然而，本發(fā)明在這方面不局限于這個范圍。這種方法可被用于任意多位的系統(tǒng)。因此，N等于1的情況僅僅是為了易于說明的目的而提供的。圖和波形也意味著存儲在A/D輸出端的反饋狀態(tài)的N位二進制表示。應(yīng)當(dāng)注意二進制表示不是必要的，反饋狀態(tài)可以用溫度計、二進制，或任何其他信號數(shù)字表示形式實現(xiàn)。
圖6是一個電路圖，它圖解依照本發(fā)明的另一種實施例。在這個具體的實施例中，三個狀態(tài)被使用，盡管在該方面本發(fā)明不局限于此范圍。這個具體的實施例可被用于與1394A規(guī)范兼容的設(shè)備、系統(tǒng)或部件中，盡管，再一次，本發(fā)明在這方面不局限于這個范圍。輸入數(shù)據(jù)信號通過電容650和660被供給比較器610。在這個具體實施例中，這些信號，Vinp和Vinm被不同地施加。電容650和660阻塞Vinp和Vinm的DC電壓電平信號。在這個具體的實施例中期望這些信號的DC電平的一個原因是該電路可以被用在包括一個1.8伏特工序的半導(dǎo)體制造工序中。盡管又一次本發(fā)明在這方面不局限于這個范圍。當(dāng)該電路被用于1394A規(guī)范兼容的系統(tǒng)、部件或設(shè)備時，應(yīng)當(dāng)容忍輸入電壓信號高達2.7伏特，盡管一個1.8伏特工序典型地僅可以容忍直到約2伏特。同樣地，如前面描述的那樣，對于一個簡單的偏移網(wǎng)絡(luò)，如圖2中舉例說明的，1394A規(guī)范不確保DC平衡信號。如圖6所圖解的，比較器610和620的輸出端激勵一個反饋選擇器或DAC 630，反饋選擇器或DAC 630通過選擇器630產(chǎn)生的信號Voutp和Voutm在偏移電阻670和680上激勵期望的電壓。如果比較器在輸入端檢測到一個“1”，Voutp和Voutm被激勵到一個表示“1”狀態(tài)的差動電平。當(dāng)“0”被檢測到時，信號被激勵到表示“0”狀態(tài)的差動電平。同樣地，當(dāng)一個“z”狀態(tài)被檢測到時，這些信號被激勵到進入比較器的差動信號的共模電平。于是，電阻保持差動電平，容納內(nèi)部節(jié)點Vininp和Vininm上的泄漏。此泄漏是由電容和比較器的實際實現(xiàn)產(chǎn)生的各種寄生元件(如反偏壓二極管，門極泄漏等)的結(jié)果。在一個理想的環(huán)境中，沒有泄漏并且Vininp和Vininm將不確定地保持它們的值；然而，泄漏在此實施例中在一定程度上存在并且一個機制合乎需要地保持(或維持)電容上的電壓電平到一個期望值，該期望值否則不被激勵。因為僅僅在狀態(tài)轉(zhuǎn)變的短暫時間內(nèi)一個電壓下降出現(xiàn)在電阻的兩端，狀態(tài)轉(zhuǎn)變至少部分地是被反饋機制中的延時引起。少量電流流到內(nèi)部節(jié)點Vininp和Vininm上。此電流太小不會明顯影響電路的工作并且電容仍然在一個不確定的時間周期內(nèi)保持期望的電壓。選擇的電阻具有足夠的電導(dǎo)去對抗電容上的泄漏同時具有足夠的電阻去允許Vininp和Vininm在狀態(tài)轉(zhuǎn)變期間跟蹤Vinp和Vinm。
如圖解的那樣，圖6還包括反饋控制部件640。該部件為DAC 630設(shè)置參考電壓。對于許多應(yīng)用，一個簡單的DC，固定電壓參考將被使用，例如一個帶有電阻梯的帶隙電路，以提供期望的電壓電平。類似地，在一種可供選擇的實施例中，一個反饋控制部件，例如，如下面詳細(xì)描述的那樣，可被使用。當(dāng)然不發(fā)明不局限于這兩個實施例的任何一個的范圍。使用一個依照前面提到的關(guān)于1394A規(guī)范兼容的設(shè)備的專利申請的電路的一個優(yōu)點是輸入差動信號具有大范圍的允許信號值并且一種自適應(yīng)技術(shù)可以通過調(diào)整它的內(nèi)部參考以匹配輸入信號呈現(xiàn)的電平被用來適應(yīng)這個大范圍。然而，盡管共模電平可能不同，任何其中的電平相差充分地等于輸入差動的實施例將工作。如果電平?jīng)]被正確地設(shè)置，Vininp和Vininm在一長串“1”或“0”(或者多態(tài)系統(tǒng)中的其他狀態(tài))期間將偏移到這個值并且可能導(dǎo)致一個類似于圖2中未改進的部件方案的誤差。事實上，在極限情況下，此時參考電平的差接近0，系統(tǒng)的行為基本上與圖2的系統(tǒng)類似，沒有達到明顯的改善。
圖6中圖解的實施例的一個優(yōu)點是能夠近似消除偏移電阻和輸入電容引入的0。圖1是一個原理圖，它說明依照本發(fā)明使用的反饋機制的一個實施例。在這個方法中，反饋電路的增加至少近似地打消了電容和電阻引入的0的影響。在極限情況下，其中T0，整個反饋放大器的延時，接近0，如圖解的那樣，這個特定的實施例的傳輸函數(shù)接近1。也可以證明對于合理的延時量，例如1納秒量級，這個特定的實施例的傳輸函數(shù)近似為1，如期望的那樣。
典型地，對于一種方法如圖2圖解的方法，眾所周知，電阻和電容應(yīng)足夠大以將0放在數(shù)據(jù)流最低頻率分量的至少二十幾倍以下。這參與減小當(dāng)頻率接近0頻率時相位變化引起的數(shù)據(jù)流的跳動。在多數(shù)應(yīng)用中，電容可以被放置在外部，由于它的大尺寸，為了將0移到充分低的頻率。然而，圖6圖解的實施例實現(xiàn)了近似消除0的愿望，從而它的頻率不再重要。由于0被消除了，一個較高頻率的0是可以容忍的-導(dǎo)致較小的電容和電阻值。在一些設(shè)計中，例如一個1394A接收機，電容能為25皮法的量級，這易于作為集成解決方案在硅上被實現(xiàn)。類似地，電阻可以使用一個比通常使用的低的阻抗，減小硅的面積和系統(tǒng)成本。在圖6的實施例中使用的DAC典型地將不使用非常大數(shù)量的硅和，因此，在本發(fā)明的一個集成電路實施例中，例如圖6圖解的方案，不增加大量的成本。
因此，圖6圖解的實施例提供一個技術(shù)，該技術(shù)使得能夠使用低電壓數(shù)字處理，同時保持接收一個大共模范圍的模擬信號。該模擬信號可以在不損害部件的情況下被接收，盡管使用的電壓電平超過制造部件使用的處理的電壓電平。此外，提供了一個用于阻塞DC電壓電平而基本上不損害帶寬的機制，因為作為結(jié)果的傳遞函數(shù)非常接近1。當(dāng)加工爭取和達到較低的供電電壓時，這樣的技術(shù)可以繼續(xù)變得更加合乎需要。
盡管在該方面本發(fā)明不局限于此范圍，一個涉及一個1394A兼容的接收機的問題包括具有從具有大共模電壓范圍的電纜接收數(shù)據(jù)信號的能力，例如此大共模電壓和差動電壓信號一起可以導(dǎo)致有效電壓電平的范圍為約0.5～2.7伏特。這成為挑戰(zhàn)特別是關(guān)于打算供給1.8伏特的半導(dǎo)體制造工藝，因此，它可以容忍跨接晶體管，如一個金屬氧化物半導(dǎo)體(MOS)設(shè)備，近似僅僅2伏特。與1394A規(guī)范兼容的設(shè)備或系統(tǒng)的另一個問題是電容性直流(DC)阻塞的使用。在1394A規(guī)范兼容的系統(tǒng)中提供的數(shù)據(jù)信號不是DC平衡的。因此，電容性DC阻塞不會導(dǎo)致滿意的性能。如前所指出的，圖6圖解了一個1394A兼容的接收機的一個實施例，它可以解決這個問題。盡管本發(fā)明在該方面不局限于此范圍，這樣一個實施例也可以使用依照本發(fā)明的自適應(yīng)電壓偏移控制電路的實施例。1394A兼容的接收機的這個具體的實施例在前面被詳細(xì)地描述過。
這個具體的實施例提供阻塞1394A兼容的電壓信號的高共模電壓電平，同時減少與符號有關(guān)的跳動成分。數(shù)據(jù)信號被不同地供給輸入端Vinp和Vinm。串聯(lián)電容650和660提供DC隔離，如一個1.8伏特半導(dǎo)體制造工藝要求的那樣，并將非DC信號分量傳遞到差動信號輸入端Vininp和Vininm。如前面詳細(xì)描述的那樣，在這個具體的實施例中，比較器610和620確定供給的信號是否是一個“1”狀態(tài)、一個“0”，或一個“z”狀態(tài)。在這個具體的實施例中，如果信號的差位于以0伏特為中心的特定的范圍中將出現(xiàn)一個“z”狀態(tài)。如果差超過該范圍將出現(xiàn)一個“1”狀態(tài)，如果差低于此范圍將出現(xiàn)一個“0”狀態(tài)。反饋選擇器或數(shù)模變換器(DAC)630產(chǎn)生兩個二進制數(shù)字信號或位，指定為Arbhigh和Arblow。例如可被供給一個到1394A兼容的系統(tǒng)的連接，指出供給的輸入信號的狀態(tài)，Vinp和Vinm。同樣地，選擇器在輸出端Voutp和Voutm產(chǎn)生模擬差動信號，模擬信號的量化電平基本等于那些在輸入端Vinp和Vinm存在的電平。因為DAC輸出信號被從一個電壓參考產(chǎn)生，它能夠在一個不定的時間周期內(nèi)在Vininp和Vininm上維持一個合乎需要的電壓偏移電平。
在這個具體的實施例中，為了滿意的性能，期望產(chǎn)生的差動輸出信號基本上等于提供的差動輸入信號。在輸出電壓信號被作為反饋的許多系統(tǒng)中這被期望。然而，對于1394A兼容的系統(tǒng)、設(shè)備或部件，這個問題變的更為困難，例如，因為輸入電平可以從約117毫伏變到約260毫伏，取決于電纜的類型和長度，發(fā)射機和被電纜輸送的供電功率的量。在這個具體的實施例中，和為供給的輸入電壓信號提供反饋電壓的其他系統(tǒng)中，如果輸入信號明顯不同于那些作為反饋而提供的信號，可能導(dǎo)致性能下降。例如，在這個具體的實施例中，接收機可能結(jié)束將不期望的跳變加入數(shù)據(jù)路徑，如下面詳細(xì)描述的那樣。在這篇文章中，這被稱為電壓失配，這里反饋電壓信號中代表“1”狀態(tài)的電壓電平與作為輸入信號供給的代表“1”狀態(tài)的電壓電平不相同。
圖10是一個線圖，它圖解輸入信號和輸出信號或反饋電壓信號間的電壓失配。如圖解的那樣，當(dāng)數(shù)據(jù)信號變的不平衡時，例如一長串“1”或“0”之后，內(nèi)部節(jié)點，如對于圖6圖解的實施例，獲得可能導(dǎo)致跳動或甚至遺漏的位傳輸?shù)碾妷弘娖?。這在圖10中進行了圖解，例如，其中一長串“0”之后供給了一個“1”，然而，電壓輸出信號指示一個z狀態(tài)。同樣地，圖11b圖解反饋差動電壓電平中甚至小的失配如何導(dǎo)致增加的跳動。如圖11b所示，其中在電壓電平上差動反饋或輸出信號不等于差動輸入信號，偏移誤差被引入。作為結(jié)果，“0”位時間和“1”位時間的量不同于可選的情況，圖11a圖解的，其中輸出或反饋差動電壓電平基本上等于輸入差動電壓電平。
圖7是一個電路圖，它圖解依照本發(fā)明的一個自適應(yīng)電壓偏移控制電路的一個實施例。這個具體的實施例在一個集成電路芯片上被圖解，盡管本發(fā)明在這方面不局限于此范圍。實施例700包括至少一個比較器，例如比較器710，被與比較輸入和輸出電壓信號電平連接。此外，關(guān)于用于在輸出電壓信號中調(diào)整信號的信號的電路被包括，調(diào)整信號是基于，至少部分地，比較器輸出信號，如后面詳細(xì)討論的那樣。
如圖7所示，一個計數(shù)器740被連接以向數(shù)模變換器(DAC)提供一個信號。這個技術(shù)器包括一個增/減計數(shù)器。數(shù)模變化器(DAC)如此工作當(dāng)計數(shù)器增加時，DAC提供的差動電壓信號電平稍微增大，而當(dāng)計數(shù)器減小時，DAC產(chǎn)生的差動電壓信號電平同樣地稍微減小。如圖7所示，在這個具體的實施例中，盡管本發(fā)明在這方面不局限于此范圍，一個增/減信號由一個異或(XOR)門730提供。提供給門730的第一個輸入信號包括一個由差動比較器提供的輸出信號，如圖解的那樣，比較器710將Vinint和Vout作比較，其中前者包括(Vinintp-Vinintm)，后者包括(Voutp-Voutm)。如果Vout比Vinint更加負(fù)或更加正，那么DAC產(chǎn)生的電壓輸出或反饋信號的大小太高，應(yīng)當(dāng)向下調(diào)整。然而，如果Vout比Vinint更少負(fù)或更少正，那么將DAC的電壓反饋或輸出信號的大小向上調(diào)整是合于需要的。比較器720被用來確定輸入信號的符號，所以XOR門730可以進行一個“絕對值”操作。在這個具體的實施例中，沒有“無行為”狀態(tài)，但是在這方面本發(fā)明不限于此范圍。例如，兩個偏移差動比較器可以被用來確定一個被認(rèn)為是“足夠接近”的范圍。如圖12中的真值表所示，在這個實現(xiàn)中，如果兩個比較器輸出信號都指示大小太高，DAC的大小被減小。同樣地，如果兩個比較器輸出信號都指示大小太低，DAC的大小被增大。如果比較器指示大小低于超出輸入信號的一個設(shè)定門限并且高于比輸入信號低的一個設(shè)定門限，那么一個“無行為”狀態(tài)被指示。圖12顯示的最后或第四狀態(tài)是無效的，不應(yīng)出現(xiàn)。
對于圖7所示的實施例，一個選通信號同樣被使用。這個選通信號幫助確保信號的一個好的測量被獲得。典型地，對于DAC相應(yīng)一個供給的數(shù)據(jù)信號的傳輸，一個固定的時間量應(yīng)被允許。在這個時間周期內(nèi)，可能有大的電壓降跨越電阻，忽略最好。因此，在作出增/減決定之前，自適應(yīng)電路可以被設(shè)置等待直到主電路被充分地設(shè)置。
在一個實施例中，選通信號可以包括一個延時脈沖。然而，在一個1394A兼容的系統(tǒng)中，一個可選的方法是使用選通差動信號對去適應(yīng)數(shù)據(jù)信號接收機并且，同樣地，使用數(shù)據(jù)信號去適應(yīng)選通。1394A協(xié)議規(guī)定第二個差動信號，當(dāng)被傳輸?shù)臄?shù)據(jù)信號包括一串同樣的值時該差動信號提供一個邊界。選通信號可被用在這里以更新DAC的大小，因為這表明輸入信號是固定的或不變的。這個具體實施例的工作的這個方面在圖9中被圖解。如圖9所示，當(dāng)選通信號變化時，DAC輸出信號大小被更新。一旦DAC輸出信號Vout和內(nèi)部節(jié)點電壓信號Vintint充分接近，不再進行更多的調(diào)整并且系統(tǒng)已經(jīng)完成了它的調(diào)整步驟。同樣地，如前面所指出的那樣，一個“無行為”狀態(tài)可以被省略，該技術(shù)仍然可以滿意地工作，然而，本發(fā)明在這方面不局限于該范圍。沒有“無行為”狀態(tài)，DAC的大小可以在跨在“理想”的輸出電壓信號值上的兩個電平間來回切換。如果在控制中具有足夠的間隔尺度，誤差可以被設(shè)置到一個足夠低的值，并可以忽略。
圖8圖解了一個可選的依照本發(fā)明的一個自適應(yīng)電壓偏移控制電路的實施例。在這個具體的實施例中，代替差動比較器，使用兩個單端比較器。在這個具體的實施例中，如圖7所示的實施例中，沒有使用一個“無行為”狀態(tài)。圖8中圖解的實施例可以被證明實現(xiàn)了以下邏輯如果((Fbplus＞Vplus)與(Fbminus＜Vminus)與(Logic1))，那么減小反饋差動，否則如果((Fbplus＜Vplus)與(Fbminus＞Vminus)與(Logic1))，那么增加反饋差動，否則如果((Vplus＜Fbplus)與(Vminus＞Fbminus)與(Logic0))，那么減小反饋差動，否則如果((Vplus＞Fbplus)與(Vminus＜Fbminus)與(Logic0))，那么增加反饋差動，否則不確定并且什么都不做。在這個具體的實施例中，當(dāng)信號電壓電平跨在信號電壓電平上或當(dāng)輸入信號電壓電平跨在輸出或反饋信號電壓電平上時，對差動電壓輸出或反饋信號大小進行調(diào)整。在這個實施例中，通過一個“有效比較”信號決定這個跨接條件，如圖8所指出的。如果“有效比較”信號是無效的，選通信號在邏輯上被無效，并且系統(tǒng)等待輸出信號電壓電平通過反饋達到輸入共模信號電壓電平，并且從而創(chuàng)造一個跨接條件。因此，不確定條件一般是短暫的，由于，至少部分地，這個自適應(yīng)操作。圖6中的電阻670和680有效地將內(nèi)部電壓節(jié)點拉向DAC建立的共模電壓電平，獨立于差動電壓。由于輸入信號和輸出信號是以共模電壓為中心，這個共模信號電壓電平導(dǎo)致一個跨接條件。在這個具體的實施例中，圖8中指出的信號邏輯“1”和邏輯“0”是異或(XOR)的，以確保供給的信號線的當(dāng)前狀態(tài)不是一個邏輯“z”狀態(tài)或信號。在這個具體的實施例中，一個邏輯“z”狀態(tài)將使選通信號無效。因此，一個邏輯“1”信號與比較器的輸出信號進行異或以決定一個正確的決定以傳給DAC。
如先前描述的那樣，這個具體的實施例提供了一個技術(shù)，該技術(shù)允許一個電容性連接的系統(tǒng)對電壓偏移進行監(jiān)控和提供反饋控制，以減小數(shù)據(jù)傳輸?shù)馁|(zhì)量下降。這個實施例也可以被用來允許一個低電壓半導(dǎo)體工藝去適應(yīng)一個寬松確定的輸入電壓信號電平范圍，同時保持DC隔離。此外，該技術(shù)還可以用在建立或設(shè)定電壓電壓偏移電平的準(zhǔn)確電壓參考是不可得到的時候。使用自適應(yīng)電路，如在前面的實施例中描述的，工藝中的變化，供電電壓或溫度可以被補償。由于工藝爭取較低的供電電壓以減小功率和尺寸，依照本發(fā)明的實施例，如先前描述的，可以被用來允許與外部元件、傳感器、系統(tǒng)和/或設(shè)備連接。
一個依照本發(fā)明的產(chǎn)生電壓輸出信號的方法的實施例包括以下內(nèi)容。如前面所描述的，例如圖6所示的，在一種實施例中，數(shù)字輸出信號，例如被比較器產(chǎn)生的，例如，被抽樣。抽樣的信號可以被轉(zhuǎn)換成一個至少部分依賴于抽樣的數(shù)字輸出信號的電壓偏移電平，例如，通過一個DAC，例如象DAC630這種的。然后，這些被轉(zhuǎn)換的信號可以被用來產(chǎn)生數(shù)字輸出信號，信號具有作為DC電壓值的電壓偏移信號，例如使用比較器610和620。當(dāng)然，為了實現(xiàn)這個具體的方法，這個實施例不局限于具體電路的使用，如那些先前描述和圖解的。但是，實施例也可以包括三個輸出狀態(tài)，例如1、0、和“z”，及差動輸出電壓信號。此外，為輸出電壓信號產(chǎn)生的電壓電平可以遵守1394A協(xié)議規(guī)范，盡管本發(fā)明在這方面不局限于此范圍。
盡管這里圖解和描述了本發(fā)明的特定特征，其中對于本領(lǐng)域的技術(shù)人員，現(xiàn)在將出現(xiàn)許多修正、替代、改變、和等效物。因此，應(yīng)當(dāng)理解附近的權(quán)利要求是企圖覆蓋所有落入本發(fā)明的構(gòu)思的修正和改變。
權(quán)利要求
1.一種集成電路包括一個產(chǎn)生離散輸出信號的電路，該信號包括一個多級的依賴于數(shù)據(jù)的電壓偏移電平，其中，電路還包括至少近似地消除由于電容性連接電路的頻率響應(yīng)引起的0的能力。
2.權(quán)利要求1中的集成電路，其中所述的電路包括至少兩個連接到模數(shù)變換器(DAC)的比較器，所述的DAC適用于提供調(diào)整所述數(shù)字輸出信號的電壓偏移電平的反饋電壓信號。
3.權(quán)利要求2中的集成電路，其中所述DAC包括一個1.5位DAC。
4.權(quán)利要求3中的集成電路，其中所述的產(chǎn)生離散輸出信號的電路適用于產(chǎn)生一個“1”邏輯輸出信號、一個“0”邏輯輸出信號、和一個“z”邏輯輸出信號。
5.權(quán)利要求4中的集成電路，其中邏輯輸出信號的形式包括差動電壓信號。
6.權(quán)利要求4中的集成電路，其中所述的電路適用于產(chǎn)生和接收遵守1394A協(xié)議規(guī)范的電壓信號。
7.權(quán)利要求6中的集成電路，其中所述的電路被并入到一個1394A規(guī)范適應(yīng)的系統(tǒng)。
8.權(quán)利要求2中的集成電路，還包括另一個連接比較輸入和反饋電壓輸出電平的比較器；和在至少部分地基于另一個比較器輸出信號來發(fā)送一個對反饋電壓信號電平的調(diào)整信號的電路。
9.權(quán)利要求8中的集成電路，其中所述的發(fā)送一個調(diào)整信號的電路包括計數(shù)器或移位器中的一個。
10.權(quán)利要求9中的集成電路，其中計數(shù)器包括一個增/減計數(shù)器。
11.權(quán)利要求8中的集成電路，其中另一個比較器包括一個差動比較器。
12.權(quán)利要求8中的集成電路，其中另一個比較器包括兩個單端比較器。
13.權(quán)利要求8中的集成電路，其中所述產(chǎn)生一個調(diào)整信號的電路被連接以向所述模數(shù)轉(zhuǎn)換器(DAC)提供調(diào)整信號。
14.權(quán)利要求13中的集成電路，其中所述的電路被連接以提供調(diào)整所述DAC的反饋信號大小的調(diào)整信號。
15.一種產(chǎn)生數(shù)字電壓輸出信號的方法，包括對數(shù)字電壓輸出信號進行抽樣；將抽樣的信號轉(zhuǎn)換為至少部分依賴于抽樣的數(shù)字電壓輸出信號的電壓偏移信號；和產(chǎn)生具有作為DC電壓值的電壓偏移信號的數(shù)字輸出信號。
16.權(quán)利要求15中的方法，其中數(shù)字電壓輸出信號具有三個輸出狀態(tài)。
17.權(quán)利要求16中的方法，其中輸出狀態(tài)包括邏輯狀態(tài)0、1和“z”。
18.權(quán)利要求17中的方法，其中數(shù)字電壓輸出信號包括差動信號。
19.權(quán)利要求16中的方法，其中電壓輸出信號具有遵守1394A協(xié)議規(guī)范的電壓電平的電壓輸出信號。
20.權(quán)利要求15中的方法，其中數(shù)字電壓輸出信號使用一個DAC來抽樣和轉(zhuǎn)換。
21.權(quán)利要求20中的方法，其中DAC包括一個1.5位DAC。
全文摘要
簡要地,依照一個實施例,一個集成電路(400)包括一個產(chǎn)生離散輸出信號的電路,它包括一個多級的依賴于數(shù)據(jù)的電壓偏移電平(V偏移)。其中電路還包括近似地消除由于電容性連接電路的頻率響應(yīng)引起的0的能力。簡要地,依據(jù)本發(fā)明的另一個實施例,一個集成電路包括至少一個連接比較輸入和輸出電壓信號電平的比較器。集成電路還包括在至少部分地基于另一個比較器輸出信號的反饋電壓信號電平中發(fā)送一個調(diào)整信號的電路。
文檔編號H04L25/06GK1333949SQ99815589
公開日2002年1月30日 申請日期1999年11月5日 優(yōu)先權(quán)日1998年11月12日
發(fā)明者L·A·約翰遜, J·K·施瓦茨洛夫 申請人:英特爾公司