本申請涉及動態(tài)地測量頻率合成器的頻率.

背景技術：

頻率合成器包括電子系統(tǒng)，所述電子系統(tǒng)在其輸出處根據提供單個固定時基的較低頻率信號或主振蕩器生成(多個)較高頻率信號。實現頻率合成器的常用方法是使用鎖相環(huán)(pll)。

pll是反饋控制系統(tǒng)，所述反饋控制系統(tǒng)包括誤差檢測器(包括耦合到電荷泵的相位頻率檢測器)，所述誤差檢測器比較兩個輸入信號(參考信號和分頻的較高頻率輸出信號)的相位，以產生與它們的相位之間的差成比例的誤差信號。然后，誤差信號被低通濾波，并且用于驅動產生較高輸出頻率的壓控振蕩器(vco)。輸出頻率通過分頻器反饋到相位頻率檢測器的輸入，從而產生負反饋回路。如果輸出頻率漂移，相位誤差信號會增加，從而以相反方向驅動頻率以減小頻率誤差。因此，輸出被鎖定到誤差檢測器的另一個(參考)輸入處的頻率。該參考輸入通常源自晶體振蕩器，其頻率是非常穩(wěn)定的。

用于頻率合成器的一個應用是用于實現頻率調制連續(xù)波(fmcw)雷達系統(tǒng)的靈活和成本有效的實施方式。汽車雷達系統(tǒng)通常使用此類合成器來生成恒定或時變頻率的連續(xù)波(cw)。最常見的用法是頻率(相對時間)的線性度斜坡，通常稱為“啁啾(chirp)”。對于此類應用，時鐘頻率通?！?ghz。

與所需頻率斜坡的任何顯著偏差導致性能下降，這可導致目標的位置和/或速度的不正確估計，不能夠分離近距離目標或檢測“幽靈(ghost)”目標。由于用戶的安全性在汽車應用中是至關重要的，因此重要的是以連續(xù)波(cw)方式連續(xù)地監(jiān)測頻率合成器的輸出的頻率誤差。

由于由頻率合成器生成的高時鐘輸出頻率，通常需要將時鐘信號下采樣到較低頻率以監(jiān)測時鐘輸出的頻率誤差。在下采樣之后，用于監(jiān)測時鐘輸出的頻率誤差的已知解決方案將對下采樣信號數字化、提取相位，并且然后對相位微分以生成時鐘輸出的瞬時頻率或平均頻率(估計的時鐘頻率)的估計。此外，在頻率斜升時，通常使用外部設備離線地執(zhí)行合成器的輸出cw與估計的時鐘頻率的線性度的測量。

技術實現要素：

在頻率估計方法的所述示例中，在環(huán)編碼器的輸入處接收來自頻率合成器的時鐘輸出。環(huán)編碼器生成輸出，該輸出包括環(huán)編碼器輸出時鐘以及表示時鐘輸出的時鐘周期計數的lsb的編碼輸出。使用環(huán)編碼器輸出時鐘運行二進制計數器，所述二進制計數器提供表示時鐘周期計數的msb的輸出計數。使用提供有參考時鐘的頻率估計器，對編碼輸出進行采樣以提供采樣的編碼輸出，并且對輸出計數進行采樣以提供采樣的輸出計數。誤差校正被應用于采樣的編碼輸出以提供校正的采樣的編碼輸出，并且校正的采樣的編碼輸出和采樣的輸出計數被組合用于估計的時鐘輸出的瞬時頻率或平均頻率。

附圖說明

圖1a是根據示例實施例全部在共同半導體襯底上的示例電路組合的頂層框圖，所述示例電路組合包括所公開的示例ocec模塊，所述ocec模塊被耦合用于接收來自頻率合成器的時鐘輸出以用于生成估計的時鐘輸出頻率。

圖1b是電路組合的頂層框圖，所述電路組合包括與估計的時鐘輸出頻率信號處理電路系統(tǒng)耦合在一起的示例ocec模塊，所述估計的時鐘輸出頻率信號處理電路系統(tǒng)接收并處理頻率估計器提供的估計的時鐘頻率。

圖2示出包括用于最低有效位(lsb)環(huán)編碼器、最高有效位(msb)計數器和頻率估計器的實現的示例ocec模塊。

圖3示出示例頻率估計器波形。

圖4示出示例較低功率模式框圖。

圖5a示出示例頻率監(jiān)測器的框圖。

圖5b示出實時/離線線性度測量塊的示例。

具體實施方式

示出的動作或事件的順序可以以不同的順序發(fā)生以及/或者與其他動作或事件同時發(fā)生。此外，根據本公開，一些示出的動作或事件可不被要求用于實現方法。

術語“耦合到”或“與……耦合”(如本文所使用而沒有進一步限制)意在描述間接電連接或直接電連接。因此，如果第一設備“耦合”到第二設備，則該連接可以是通過直接電連接(具有僅路徑中的寄生現象)，或者是經由包括其他設備和連接的介入項通過間接電連接。對于間接耦合，介入項通常不修改信號的信息，但可以調整信號的電流水平、電壓水平和/或功率水平。

公開的實施例估計頻率合成器的時鐘頻率，從而允許確定合成器的頻率誤差和線性度。此類實施例認識到，當頻率合成器的時鐘輸出為≥5ghz的頻率下時，常規(guī)二進制計數器對于測量時鐘輸出的頻率cw以便能夠估計的時鐘輸出的頻率誤差cw而言太慢。因此，在所描述的示例中，方法和電路允許在半導體襯底(例如，硅)芯片面積和分辨率方面來估計頻率合成器的輸出頻率，并且可選地測量芯片上頻率斜坡線性度，而不需要外部設備。

例如，雷達合成器生成包括恒定頻率或時變頻率的cw的時鐘輸出。需要準確地確定瞬時時鐘頻率，以便知道雷達合成器是否正確地執(zhí)行(即，輸出正確的頻率)。所公開的實施例包括頻率合成器的輸出周期編碼器和計數器(ocec)模塊，這些輸出周期編碼器和計數器(ocec)模塊包括用于編碼lsb的相對高速(hs)環(huán)編碼器以及在低頻環(huán)編碼器的輸出時鐘上運行的用于對msb計數的相對低速(ls)二進制計數器。

如本文所使用，“環(huán)編碼器”或“l(fā)sb環(huán)”是指多個串聯(lián)連接的觸發(fā)器和以環(huán)格式循環(huán)連接的至少一個逆變器，使得在觸發(fā)器的輸出處反映的位模式每隔一定數量的時鐘周期自身重復。環(huán)編碼器接收頻率合成器的時鐘輸出(例如，在一個實施例中，處于在19ghz和20.25ghz之間的頻率)，并且環(huán)編碼器在預定時間間隔(例如，10ns)內對在該時鐘上觀察到的數個周期(上升邊沿)進行編碼。提供了頻率估計器模塊，所述頻率估計器模塊具有被耦合用于接收來自環(huán)編碼器和二進制計數器的輸出的輸入。

使用參考時鐘，頻率估計器執(zhí)行環(huán)編碼器狀態(tài)和ls計數器狀態(tài)的采樣，校正可由于設置或保持環(huán)編碼器采樣中的違規(guī)而導致的任何誤差，將誤差校正的輸出與ls計數器采樣輸出進行組合，并且對組合輸出進行微分或濾波以估計雷達合成器的瞬時頻率或平均時鐘頻率。所公開的ocec模塊提供對合成器的時鐘輸出頻率和頻率斜坡線性度的基本實時監(jiān)測，這可以滿足安全要求，諸如當在汽車雷達應用中使用時，并且滿足對頻率斜坡線性度的離線高分辨率測量，以實現實驗室測量/質量保證(qa)，而無需使用外部設備。

頻率估計器可以使用較低頻率參考時鐘，諸如在具有處理器(例如，中央處理單元cpu)的芯片上已經可用的序列器時鐘(例如，在100mhz下)。當由序列器時鐘使能時，如果估計的時鐘輸出頻率和預期頻率之間的差高于編程閾值，則可以向處理器(例如，cpu)自動生成中斷。在離線模式實施例中，估計頻率序列可以作為輸出發(fā)送到緩沖器，其中可以在多個啁啾(chirp)上對所述估計頻率序列進行存儲并且求平均，以提供估計的高分辨率頻率斜坡線性度測量。另選地，如上所述，還可以實時監(jiān)測估計的高分辨率頻率斜坡線性度測量。ocec模塊和頻率合成器都可以被形成在相同的半導體芯片上。

所公開的實施例包括頻率估計和監(jiān)測由頻率合成器生成的時鐘輸出的方法。在環(huán)編碼器的輸入處接收來自頻率合成器的時鐘輸出。環(huán)編碼器生成包括環(huán)編碼器輸出時鐘和編碼輸出的輸出，所述編碼輸出表示時鐘輸出的時鐘周期計數的lsb。二進制計數器使用環(huán)編碼器輸出時鐘運行，二進制計數器提供表示時鐘周期計數的msb的輸出計數。使用參考時鐘，進行采樣以獲得環(huán)編碼器的狀態(tài)，以提供采樣編碼輸出，并且對二進制計數器的狀態(tài)進行采樣以提供采樣輸出計數。由于時鐘輸出的高頻(例如，20ghz)，通常會發(fā)生偶然的定時違規(guī)，這將導致不正確的采樣位。所公開的誤差校正將校正那些不正確的位，其中對采樣編碼輸出應用誤差校正以提供校正的采樣編碼輸出。校正的采樣編碼輸出和采樣輸出計數被組合用于提供組合輸出，所述組合輸出用于估計的時鐘輸出的瞬時頻率或平均頻率。

圖1a是根據示例實施例的全部在共同半導體襯底(或芯片)105(例如，硅襯底)上的示例電路組合100的頂層框圖，所述示例電路組合100包括被耦合用于接收頻率合成器100生成的時鐘輸出的所公開的ocec模塊120，所述頻率合成器100被配置用于生成估計的時鐘頻率。頻率合成器110被示出為基于pll的頻率合成器。然而，也可以使用其他頻率合成器類型。

如圖所示，由ocec模塊120使用四個時鐘域，該四個時鐘域包括合成器輸出時鐘(synclk)、msb時鐘(在圖1a中由被示出為“l(fā)sb環(huán)”121的lsb環(huán)編碼器在內部生成)、低功率模式時鐘(lpclk)以及由與半導體襯底105上的處理器130關聯(lián)的系統(tǒng)時鐘131提供的序列器時鐘(seqclk)。例如，系統(tǒng)時鐘131可以是系統(tǒng)芯片上的主數字時鐘，其為(多個)處理器(例如，cpu)以及芯片上的其他電路提供時鐘。使用與msb時鐘(在1.25ghz下示出)相同的頻率示出被提供給低功率msb計數器128的低功率模式時鐘(lpclk)，其被示出為通過使用時鐘分頻器129將來自頻率合成器100的在20ghz下的synclk除以16(其為lsb環(huán)的121模式周期的長度)實現，所述時鐘分頻器129被示為除以16的分頻器。低功率msb計數器128的輸出被示為提供給頻率估計器123、msb計數器122和lsb環(huán)121。

低功率msb計數器128實現低功率模式，當可通過關閉相對大功耗的lsb環(huán)121而使用較低分辨率頻率監(jiān)測時，這可降低功耗。例如，在低功率模式操作期間，lsb環(huán)121、msb計數器122和大部分頻率估計器123’可以被關閉。

lsb環(huán)121被示為耦合用于接收來自頻率合成器110的synclk輸出，synclk輸出被示出處于20ghz下以作為示例頻率。lsb環(huán)121被示為通過因子(factor)16生成synclk輸出的下分頻版本，以生成被示為在1.25ghz下的msb時鐘，lsb環(huán)121被耦合用于向具有耦合到頻率估計器123的輸出的msb計數器122的輸入提供msb時鐘。與lsb環(huán)121相比，由于運行在較低頻率，msb計數器122為所處理的每位提供顯著較低的功率操作。頻率估計器123被示為接收seqclk時鐘，其中seqclk時鐘作為示例被示出處于100mhz下。

圖1b是電路組合150的頂層框圖，所述電路組合150包括與估計的時鐘頻率處理電路系統(tǒng)140耦合在一起的示例ocec模塊120，所述估計的時鐘頻率處理電路系統(tǒng)140接收并處理由頻率估計器123提供的估計的時鐘頻率。電路組合150被形成在共同半導體襯底105上。

頻率估計器123被示為向頻率信號處理電路系統(tǒng)140輸出表示估計的時鐘頻率除以100mhz的數字，所述頻率信號處理電路系統(tǒng)140包括頻率監(jiān)測器124和線性度測量塊125，所述頻率監(jiān)測器124和線性度測量塊125兩者被耦合用于接收由頻率估計器123提供的估計的時鐘頻率數。雖然線性度測量塊125被示為在芯片上，但是線性度測量塊125也可以在芯片外。頻率監(jiān)測器124的輸出提供對時鐘輸出的不正確頻率的實時指示，這可用于安全應用。例如，頻率監(jiān)測器124的輸出可以耦合到cpu或其它處理器的輸入，cpu或其他處理器也可以在半導體襯底105(諸如圖1a所示的處理器130)上。響應于由頻率監(jiān)測器124檢測到的誤差，處理器130可以向中央安全單元指示頻率合成器正在發(fā)生故障。

圖2示出示例ocec模塊120’，示例ocec模塊120’包括用于被示為121’的lsb環(huán)編碼器、被示為122’的msb計數器和被示為123’的頻率估計器的示例實現。lsb環(huán)121’、msb計數器122’和頻率估計器123’通過對在合成器輸出時鐘synclk上運行的相對高速lsb環(huán)121’以及在msb時鐘上運行的msb計數器122’進行采樣來一起提供輸出時鐘的僅數字頻率估計。使用被示為seqclk的參考時鐘，頻率估計器123’對環(huán)編碼器狀態(tài)(lsb的編碼輸出)進行采樣并且對msb計數器狀態(tài)進行采樣以提供采樣輸出計數，校正可能由于設置或保持環(huán)編碼器采樣中的違規(guī)而導致的采樣編碼輸出的任何誤差，將校正的采樣編碼輸出與采樣輸出計數進行組合以提供組合輸出，并且對組合輸出進行微分或濾波以輸出輸出時鐘的估計瞬時頻率或平均頻率。

lsb環(huán)121’被示為包括八(8)個觸發(fā)器以作為示例數量的觸發(fā)器，每個觸發(fā)器接收20ghzsynclk，lsb環(huán)121’包括串聯(lián)連接的提供輸出位f1的觸發(fā)器121a、提供輸出位f2的觸發(fā)器121b、提供輸出位f3的觸發(fā)器121c、提供輸出位f4的觸發(fā)器121d、提供輸出位f5的觸發(fā)器121e、提供輸出位f6的觸發(fā)器121f、提供輸出位f7的觸發(fā)器121g、以及提供輸出位f8的觸發(fā)器121h。逆變器121i連接在觸發(fā)器12lh的輸出和觸發(fā)器121a的輸入之間，以提供環(huán)。來自lsb環(huán)121’的八個輸出位(f1至f8)被提供給具有其8位輸出的交叉時鐘域重采樣器塊123a，該交叉時鐘域重采樣器塊123a提供被耦合到在圖2中示為256×6位ram的誤差校正ram123f的輸入的采樣編碼輸出。由觸發(fā)器121a提供的f1輸出也用作耦合到msb計數器122’的msb時鐘。

msb計數器122’被示為包括4位二進制計數器122a、逆變器122b和4個觸發(fā)器122c。該4位計數器122a對msb時鐘的正邊沿數進行計數。該4位計數器122a的輸出(在圖2中稱為count_posedge)也在msb時鐘的負邊沿上進行采樣，以提供它的半時鐘延遲版本(在圖2中稱為count_negedge)。

頻率估計器123’包括采樣器，所述采樣器包括交叉時鐘域重采樣器電路123b，其接收4位計數器122a的輸出(count_posedge)并且提供第一采樣輸出計數(count_pos_sampled)、并且接收來自四個觸發(fā)器122c的半時鐘延遲版本(count_negedge)，并且提供第二采樣輸出計數(count_neg_sampled)。加法器123c在圖2中被示為+1模16加法器(+1modulo16adder)，其更普遍地是模2ⁿ加法器(modulo2ⁿadder)，其中n是采樣輸出計數中的位數，加法器123c被耦合用于接收count_neg_sampled信號，并且在1模16加法器的情況下被示為添加1以16為模(1modulo16)的功能。

頻率估計器123’還被示為包括多路復用器123d、123e和123g以及“虛擬”左移4位塊123i，所述多路復用器123d、123e和123g用于將從誤差校正ram123f接收的誤差校正的采樣編碼輸出的誤差校正輸出與從msb計數器122’接收的采樣輸出計數組合。左移4位塊123i是“虛擬”塊，這是由于4位僅變成具有零作為lsb的msb，因此沒有包含真正的硬件塊。頻率估計器123’還包括被示為“diffmod256”123h的頻率估計器，其充當作為接收被示為counter_final的組合輸出并且輸出當前輸入減去先前輸入(yt＝xt-xt-1)以256為模以提供所示的估計的時鐘頻率輸出的微分器，所述組合輸出包括來自多路復用器123e的msb和來自誤差校正ram123f的lsb。

如果用戶需要，可啟用低功率模式。當low_power_mode＝1(啟用)時，ocec模塊120’的塊中的大部分被關斷，諸如除了低功率msb計數器128、多路復用器(mux)123g和頻率估計器123’的“diffmod256”塊123h之外的所有電路系統(tǒng)被示為關閉。從圖1a所示的時鐘分頻器129接收低功率msb計數器128的時鐘，并且低功率模式不需要對lsb環(huán)121’、msb計數器122’或大部分頻率估計器123’進行通電。

關于如何選擇正確的msb值，下面相對圖3描述的頻率估計器波形示出了可如何從在圖2中提供的所示出的3個可能的選項(count_pos_sampled、count_neg_sampled和count_neg_sampled+1模16)正確地選擇msb值。僅用于方便說明，所示出的波形假設從synclk時鐘域進入seqclk時鐘域的所有信號僅被采樣一次而不是兩次。在實際實現中，對于每個標準超大規(guī)模集成(vlsi)設計實踐，將通常對信號采樣兩次，如以上相對圖2描述。示出了三個示例，每個具有被示出用于位f1(msb時鐘)到f8的示例波形，以及用于count_posedge、count_negedge、seqclk、采樣的f1…f8(f1…f8sampled)(其是到誤差校正ram123f的輸入)、select_posneg、select_plus1、count_pos_sampled、count_neg_sampled、lsb和counter_final的波形。

方法可以基于lsb中的一個的值(在圖3的該特定示例中具體為位f7)選擇使用哪個msb值(count_pos_sampled或count_neg_sampled)。這確保了所選擇的msb值在其位處于變化時沒有被采樣，這可能導致獲得不正確的msb值。

關于lsb誤差校正，由于環(huán)計數器的121觸發(fā)器(在圖2中示為121a-121h)處或頻率估計器123的第一seqclk采樣階段處的設置時間或保持時間的違規(guī)，采樣lsb可生成未預期的值。為此，圖2示出256條目的ram123f，其允許從任何采樣編碼值到ram123f中存儲的對應的編程二進制值的一對一映射。

關于低功率msb計數器128的操作，該塊實現低功率模式，當lsb環(huán)121正在操作時，這提供以其他方式相對高功耗的低功率替代方案。圖4示出示例低功率msb計數器128’。低功率msb計數器128’被示為包括接收低功率模式時鐘的4位格雷碼計數器128a，4位格雷碼計數器生成4個msb，其中4個lsb被假設為零，使得測量分辨率減少到1/16。4位格雷碼計數器128a的輸出被觸發(fā)器128b和128c重采樣兩次，并且耦合到格雷到二進制計數器128d，該格雷到二進制計數器128d提供4位低功率msb輸出。觸發(fā)器128b和128c每個均接收seqclk。

4位格雷碼計數器128a在lpclk上操作，所述lpclk是除以16的合成器輸出時鐘頻率(20ghz的synclk)。使用格雷編碼確保了格雷到二進制計數器128d的輸出處的最大誤差在任何時候僅為1，從而限制了測量誤差。當多路復用器123g處的lowpowermode＝1時，lsb環(huán)121和大部分的ocec模塊120被關斷，從而節(jié)省了大量功率。

圖5a示出被示為124’的示例頻率監(jiān)測器的框圖。在啁啾時間期間，頻率監(jiān)測器124’通過來自處理器130的信號而被使能。頻率監(jiān)測器124’使用適當電路系統(tǒng)(未示出)基于從充當作為序列器的處理器130發(fā)送的啁啾參數在內部生成所示的預期頻率，并且使用減法塊124a從由頻率估計器123生成的估計的時鐘頻率中減去所述預期頻率。減法塊124a的輸出耦合到第一滑動窗口(移動平均)塊124b1和第二滑動窗口(移動平均)塊124b2的系列組合。第二滑動窗口(移動平均)塊124b2的輸出耦合到比較塊124c。如果預期的時鐘頻率和估計的時鐘頻率之間的差異大于被示為“th”的配置閾值(其也可以來自充當作為序列器的處理器130)，則可以生成由比較塊124c輸出示出的誤差指示信號，所述誤差指示信號如上所述對于到處理器130或其它處理器或硬件組件的中斷有用。

為了實現自測斜坡頻率線性度測量，可以使用平均ram子系統(tǒng)(ss)。圖5b示出示例實時/離線線性度測量模塊125’。線性度測量模塊125’可以在芯片上或在芯片外。線性度測量模塊125’被示為包括求和塊125a，該求和塊125a接收由頻率估計器123生成的估計的時鐘頻率并且具有耦合到諸如32位加法器的加法器126的輸入的輸出。加法器的輸出耦合到ram127的輸入，所述ram127將其輸出反饋給加法器126的另一輸入。該反饋路徑對于對多個相似啁啾求平均以提高測量精度是有用的。在求平均后，ram條目可由軟件讀取并且被進一步處理以評估頻率斜坡的線性度的質量。

因此，所公開的實施例提供了芯片上的方法，其有益于實時地連續(xù)估計并監(jiān)測頻率合成器的輸出頻率，以基本上即時地檢測性能問題，并且在頻率斜升時以離線或實時模式測量頻率合成器的線性度，而無需任何外部設備。如上所述，所公開的實施例通?？蛇m用于所有頻率合成器和pll，不限于雷達應用。

在所描述的實施例中修改是可能的，并且在權利要求聲明的范圍內其他實施例是可能的。