兩相互不交疊時(shí)鐘電路及其方法
【專利摘要】本發(fā)明公開了一種兩相互不交疊時(shí)鐘電路，包含：輸入緩沖單元；第一非門，其輸入端與輸入緩沖單元的輸出端連接；第一延時(shí)單元，其輸入端與第一非門的輸出端連接；第二延時(shí)單元，其輸入端與第一延時(shí)單元的輸出端連接；第一與門，其輸入端分別與輸入緩沖單元的輸出端及第一延時(shí)單元的輸出端連接；第二與門，其輸入端分別與第一非門的輸出端及第二延時(shí)單元的輸出端連接；第一輸出緩沖單元，其輸入端與第一與門的輸出端連接；第二輸出緩沖單元，其輸入端與第二與門的輸出端連接。本發(fā)明通過在電路中引入電容的方式來精確的確定時(shí)鐘延時(shí)，精度高、穩(wěn)定度好，產(chǎn)生的兩相互不交疊時(shí)鐘信號(hào)的不交疊程度好，仿真結(jié)果與芯片的實(shí)測值契合度高。
【專利說明】兩相互不交疊時(shí)鐘電路及其方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及電路設(shè)計(jì)【技術(shù)領(lǐng)域】，具體涉及兩相互不交疊時(shí)鐘電路及其方法。

【背景技術(shù)】
[0002] 現(xiàn)有技術(shù)中的兩相互不交疊時(shí)鐘電路，主要是利用了反相器器件延時(shí)的原理來產(chǎn) 生兩相互不交疊時(shí)鐘信號(hào)。但是在標(biāo)準(zhǔn)的CMOS工藝下，這樣的器件延時(shí)一般都不夠精確， 其器件延時(shí)的仿真結(jié)果與實(shí)測值可能存在很大的偏差，這將可能導(dǎo)致不同芯片間的不交疊 時(shí)鐘不一致，甚至可能導(dǎo)致電路產(chǎn)生的互不交疊時(shí)鐘存在一定程度的交疊，從而影響開關(guān) 電容電路的實(shí)際性能。
[0003] 圖1所示的兩相互不交疊時(shí)鐘已于1999年由加利福尼亞大學(xué)的Jing Cao公開發(fā) 表在"A Clock Generator and Output Buffer for 12bit，75MS/s，3. 3V CMOS ADC with SFDR 85dB" 一文中。
[0004] 參照圖1，闡述現(xiàn)有的兩相互不交疊時(shí)鐘電路的工作原理。由輸入緩沖器r接 收輸入的時(shí)鐘信號(hào)，用于將輸入時(shí)鐘信號(hào)緩沖輸入至該兩相互不交疊時(shí)鐘電路，并與經(jīng)過 兩個(gè)非門器件延時(shí)后的輸出信號(hào)通過邏輯"與"運(yùn)算(第一與門5'）產(chǎn)生一路不相交時(shí)鐘； 第一非門2'，用于將時(shí)鐘反相，其輸出時(shí)鐘將與經(jīng)過兩個(gè)非門器件(第二非門3'、第三非 門4'）延時(shí)后的輸出信號(hào)通過邏輯"與"運(yùn)算(第二與門6'）產(chǎn)生另一路不相交時(shí)鐘；第一 輸出緩沖單元7'，其作用是將第一與門5'產(chǎn)生的信號(hào)緩沖輸出，形成兩相互不交疊時(shí)鐘的 CLK1 ;第二輸出緩沖單元8'，其作用是將第二與門6'產(chǎn)生的信號(hào)緩沖輸出，形成兩相互不 交疊時(shí)鐘的CLK2。
[0005] 如圖2所示，現(xiàn)有技術(shù)中的兩相互不交疊時(shí)鐘電路產(chǎn)生的時(shí)鐘信號(hào)會(huì)存在一定程 度的交疊。


【發(fā)明內(nèi)容】

[0006] 本發(fā)明的目的在于提供一種兩相互不交疊時(shí)鐘電路及其方法，通過在電路中引入 延時(shí)電容的方式來精確的確定時(shí)鐘延時(shí)，精度高、穩(wěn)定度好，產(chǎn)生的兩相互不交疊時(shí)鐘信號(hào) 的不交疊程度好，仿真結(jié)果與芯片的實(shí)測值契合度高。
[0007] 為了達(dá)到上述目的，本發(fā)明通過以下技術(shù)方案實(shí)現(xiàn)：一種兩相互不交疊時(shí)鐘電路， 其特點(diǎn)是，包含 ： 接受輸入時(shí)鐘信號(hào)的輸入緩沖單元； 第一非門，其輸入端與所述輸入緩沖單元的輸出端連接，用于將時(shí)鐘信號(hào)反相； 第一延時(shí)單兀，其輸入端與所述第一非門的輸出端連接，用于產(chǎn)生固定的時(shí)間延遲； 第二延時(shí)單元，其輸入端與所述第一延時(shí)單元的輸出端連接，用于產(chǎn)生固定的時(shí)間延 遲； 第一與門，其輸入端分別與所述輸入緩沖單元的輸出端及所述第一延時(shí)單元的輸出端 連接，用于進(jìn)行邏輯與運(yùn)算； 第二與門，其輸入端分別與所述第一非門的輸出端及所述第二延時(shí)單元的輸出端連 接，用于進(jìn)行邏輯與運(yùn)算； 第一輸出緩沖單元，其輸入端與所述第一與門的輸出端連接，用于緩沖輸出兩相互不 交疊時(shí)鐘中的其中一相； 第二輸出緩沖單元，其輸入端與所述第二與門的輸出端連接，用于緩沖輸出兩相互不 交疊時(shí)鐘中的另一相。
[0008] 所述的第一延時(shí)單元包含第二非門及第一延時(shí)電容； 所述的第二非門的輸入端與第一非門的輸出端連接； 所述的第二非門的輸出端分別與第一與門的輸入端及第一延時(shí)電容連接。
[0009] 所述的第二延時(shí)單元包含第三非門及第二延時(shí)電容； 所述的第三非門的輸入端與第二非門的輸出端連接； 所述的第三非門的輸出端分別與第二與門的輸入端及第一延時(shí)電容連接。
[0010] 一種兩相互不交疊時(shí)鐘電路生成方法，其特點(diǎn)是，包含以下步驟： 輸入緩沖單元接收時(shí)鐘信號(hào)，輸出至第一非門的輸入端及第一與門的輸入端； 第一非門將時(shí)鐘信號(hào)反相后輸出至第一延時(shí)單兀的輸入端及第二與門的輸入端； 第一延時(shí)單兀將時(shí)鐘信號(hào)進(jìn)行固定時(shí)間延遲后輸出至第一與門的輸入端及第二延時(shí) 單元的輸入端； 第二延時(shí)單元將時(shí)鐘信號(hào)進(jìn)行固定時(shí)間延遲后輸出至第二與門的輸入端； 第一與門將輸入緩沖單元輸出的時(shí)鐘信號(hào)、第一延時(shí)單元輸出的時(shí)鐘信號(hào)進(jìn)行邏輯與 運(yùn)算后輸出至第一輸出緩沖單元的輸入端； 第二與門將第一非門輸出的時(shí)鐘信號(hào)、第二延時(shí)單元輸出的時(shí)鐘信號(hào)進(jìn)行邏輯與運(yùn)算 后輸出至第二輸出緩沖單元的輸入端； 第一輸出緩沖單元緩沖輸出兩相互不交疊時(shí)鐘中的其中一相； 第二輸出緩沖單元緩沖輸出兩相互不交疊時(shí)鐘中的另一相。
[0011] 本發(fā)明兩相互不交疊時(shí)鐘電路及其方法與現(xiàn)有技術(shù)相比具有以下優(yōu)點(diǎn)：通過在電 路中引入延時(shí)電容的方式來精確的確定時(shí)鐘延時(shí)，精度高、穩(wěn)定度好；該電路可很方便的僅 通過調(diào)整延時(shí)電容的電容值來改變不交疊的時(shí)間，產(chǎn)生的兩相互不交疊時(shí)鐘信號(hào)的不交疊 程度好，仿真結(jié)果與芯片的實(shí)測值契合度高。

【專利附圖】

【附圖說明】
[0012] 圖1為現(xiàn)有技術(shù)中兩相互不交疊時(shí)鐘電路的方框圖。
[0013] 圖2為現(xiàn)有技術(shù)中兩相互不交疊時(shí)鐘電路生成的互不交疊時(shí)鐘信號(hào)示意圖。
[0014] 圖3為本發(fā)明一種兩相互不交疊時(shí)鐘電路的方框圖。
[0015] 圖4為實(shí)施例效果圖。

【具體實(shí)施方式】
[0016] 以下結(jié)合附圖，通過詳細(xì)說明一個(gè)較佳的具體實(shí)施例，對(duì)本發(fā)明做進(jìn)一步闡述。 [0017] 如圖3所示，一種兩相互不交疊時(shí)鐘電路，包含：接受輸入時(shí)鐘信號(hào)的輸入緩沖單 元1 ;第一非門2,其輸入端與所述輸入緩沖單元1的輸出端連接，用于將時(shí)鐘信號(hào)反相；第 一延時(shí)單兀3,其輸入端與所述第一非門2的輸出端連接，用于產(chǎn)生固定的時(shí)間延遲；第二 延時(shí)單元4,其輸入端與所述第一延時(shí)單元3的輸出端連接，用于產(chǎn)生固定的時(shí)間延遲；第 一與門5,其輸入端分別與所述輸入緩沖單元1的輸出端及所述第一延時(shí)單元3的輸出端連 接，用于進(jìn)行邏輯與運(yùn)算；第二與門6,其輸入端分別與所述第一非門2的輸出端及所述第 二延時(shí)單元4的輸出端連接，用于進(jìn)行邏輯與運(yùn)算；第一輸出緩沖單元7,其輸入端與所述 第一與門5的輸出端連接，用于緩沖輸出兩相互不交疊時(shí)鐘中的其中一相；第二輸出緩沖 單元8,其輸入端與所述第二與門6的輸出端連接，用于緩沖輸出兩相互不交疊時(shí)鐘中的另 一相。
[0018] 第一延時(shí)單元3包含第二非門31及第一延時(shí)電容32 ;所述的第二非門31的輸入 端與第一非門2的輸出端連接；所述的第二非門31的輸出端分別與第一與門5的輸入端及 第一延時(shí)電容32連接。第二非門31，用于對(duì)輸入信號(hào)進(jìn)行反相，并在其輸出節(jié)點(diǎn)輸出驅(qū)動(dòng) 電流有限的反相信號(hào)；第一延時(shí)電容32,用于在第二非門31的輸出節(jié)點(diǎn)產(chǎn)生延時(shí)間隔與延 時(shí)電容成線性關(guān)系的信號(hào)。
[0019] 第二延時(shí)單元4包含第三非門41及第二延時(shí)電容42 ;所述的第三非門41的輸入 端與第二非門31的輸出端連接；所述的第三非門41的輸出端分別與第二與門6的輸入端 及第一延時(shí)電容32連接。第三非門41，用于對(duì)輸入信號(hào)進(jìn)行反相，并在其輸出節(jié)點(diǎn)輸出驅(qū) 動(dòng)電流有限的反相信號(hào)；第二延時(shí)電容42,用于在第三非門41的輸出節(jié)點(diǎn)產(chǎn)生延時(shí)間隔與 延時(shí)電容成線性關(guān)系的信號(hào)。圖4展示了本發(fā)明所能達(dá)到的效果。
[0020] 一種兩相互不交疊時(shí)鐘電路生成方法，包含以下步驟： 輸入緩沖單元1接收時(shí)鐘信號(hào)，輸出至第一非門2的輸入端及第一與門5的輸入端； 第一非門2將時(shí)鐘信號(hào)反相后輸出至第一延時(shí)單元3的輸入端及第二與門6的輸入 端； 第一延時(shí)單兀3將時(shí)鐘信號(hào)進(jìn)行固定時(shí)間延遲后輸出至第一與門5的輸入端及第二延 時(shí)單元4的輸入端； 第二延時(shí)單元4將時(shí)鐘信號(hào)進(jìn)行固定時(shí)間延遲后輸出至第二與門6的輸入端； 第一與門5將輸入緩沖單元1輸出的時(shí)鐘信號(hào)、第一延時(shí)單元3輸出的時(shí)鐘信號(hào)進(jìn)行 邏輯與運(yùn)算后輸出至第一輸出緩沖單元7的輸入端； 第二與門6將第一非門2輸出的時(shí)鐘信號(hào)、第二延時(shí)單元4輸出的時(shí)鐘信號(hào)進(jìn)行邏輯 與運(yùn)算后輸出至第二輸出緩沖單元8的輸入端； 第一輸出緩沖單元7緩沖輸出兩相互不交疊時(shí)鐘中的其中一相； 第二輸出緩沖單元8緩沖輸出兩相互不交疊時(shí)鐘中的另一相。
[0021] 盡管本發(fā)明的內(nèi)容已經(jīng)通過上述優(yōu)選實(shí)施例作了詳細(xì)介紹，但應(yīng)當(dāng)認(rèn)識(shí)到上述的 描述不應(yīng)被認(rèn)為是對(duì)本發(fā)明的限制。在本領(lǐng)域技術(shù)人員閱讀了上述內(nèi)容后，對(duì)于本發(fā)明的 多種修改和替代都將是顯而易見的。因此，本發(fā)明的保護(hù)范圍應(yīng)由所附的權(quán)利要求來限定。
【權(quán)利要求】
1. 一種兩相互不交疊時(shí)鐘電路，其特征在于，包含： 接受輸入時(shí)鐘信號(hào)的輸入緩沖單元（1); 第一非門（2)，其輸入端與所述輸入緩沖單元（1)的輸出端連接，用于將時(shí)鐘信號(hào)反 相； 第一延時(shí)單兀（3)，其輸入端與所述第一非門（2)的輸出端連接，用于產(chǎn)生固定的時(shí)間 延遲； 第二延時(shí)單元（4)，其輸入端與所述第一延時(shí)單元（3)的輸出端連接，用于產(chǎn)生固定的 時(shí)間延遲； 第一與門（5)，其輸入端分別與所述輸入緩沖單元（1)的輸出端及所述第一延時(shí)單元 (3)的輸出端連接，用于進(jìn)行邏輯與運(yùn)算； 第二與門（6)，其輸入端分別與所述第一非門（2)的輸出端及所述第二延時(shí)單元（4)的 輸出端連接，用于進(jìn)行邏輯與運(yùn)算； 第一輸出緩沖單兀（7)，其輸入端與所述第一與門（5)的輸出端連接，用于緩沖輸出兩 相互不交疊時(shí)鐘中的其中一相； 第二輸出緩沖單元（8)，其輸入端與所述第二與門（6)的輸出端連接，用于緩沖輸出兩 相互不交疊時(shí)鐘中的另一相。
2. 如權(quán)利要求1所述的兩相互不交疊時(shí)鐘電路，其特征在于，所述的第一延時(shí)單元（3) 包含第二非門（31)及第一延時(shí)電容（32); 所述的第二非門（31)的輸入端與第一非門（2)的輸出端連接； 所述的第二非門（31)的輸出端分別與第一與門（5)的輸入端及第一延時(shí)電容（32)連 接。
3. 如權(quán)利要求1所述的兩相互不交疊時(shí)鐘電路，其特征在于，所述的第二延時(shí)單元（4) 包含第三非門（41)及第二延時(shí)電容（42); 所述的第三非門（41)的輸入端與第二非門（31)的輸出端連接； 所述的第三非門（41)的輸出端分別與第二與門（6)的輸入端及第一延時(shí)電容（32)連 接。
4. 一種兩相互不交疊時(shí)鐘電路生成方法，其特征在于，包含以下步驟： 輸入緩沖單元（1)接收時(shí)鐘信號(hào)，輸出至第一非門（2)的輸入端及第一與門（5)的輸入 端； 第一非門（2)將時(shí)鐘信號(hào)反相后輸出至第一延時(shí)單元（3)的輸入端及第二與門（6)的 輸入端； 第一延時(shí)單兀（3)將時(shí)鐘信號(hào)進(jìn)行固定時(shí)間延遲后輸出至第一與門（5)的輸入端及第 二延時(shí)單元（4)的輸入端； 第二延時(shí)單元（4)將時(shí)鐘信號(hào)進(jìn)行固定時(shí)間延遲后輸出至第二與門（6)的輸入端； 第一與門（5)將輸入緩沖單兀（1)輸出的時(shí)鐘信號(hào)、第一延時(shí)單兀（3)輸出的時(shí)鐘信號(hào) 進(jìn)行邏輯與運(yùn)算后輸出至第一輸出緩沖單元（7)的輸入端； 第二與門（6)將第一非門（2)輸出的時(shí)鐘信號(hào)、第二延時(shí)單元（4)輸出的時(shí)鐘信號(hào)進(jìn)行 邏輯與運(yùn)算后輸出至第二輸出緩沖單元（8)的輸入端； 第一輸出緩沖單元（7)緩沖輸出兩相互不交疊時(shí)鐘中的其中一相；
【文檔編號(hào)】H03K3/02GK104113304SQ201410291168
【公開日】2014年10月22日 申請日期:2014年6月26日 優(yōu)先權(quán)日:2014年6月26日
【發(fā)明者】鄧若漢, 黃怡 申請人:上海無線電設(shè)備研究所