專利名稱：延遲電路和延遲信號的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體集成電路，更具體而言，涉及可用在半導體集成電路中的延遲電路。
背景技術(shù)：
延遲電路將輸入信號延遲預定的時間，并輸出所延遲的信號。在半導體裝置中，延遲電路不可缺少地用在讀出放大器中以保證數(shù)據(jù)穩(wěn)定時間，以及用在非交疊時鐘信號發(fā)生電路中。作為獲得延遲信號的一種方法，通常采用RC延遲。在RC延遲機理中，基于諸如電阻和電容的阻抗元件的組合而將電流延遲。半導體存儲裝置的延遲電路由多個反相器端子彼此耦接的延遲電路構(gòu)成。在實際的延遲電路中，用PMOS晶體管和NMOS晶體管串聯(lián)耦接的CMOS (互補M0S)晶體管作為多個反相器端子。延遲電路除了 CMOS晶體管的結(jié)構(gòu)以外還包括電容和電阻，使得輸入信號通過RC延遲而被延遲并產(chǎn)生輸出信號。圖1是典型的延遲電路的圖示。參見圖1，延遲電路被配置為使得輸入信號in經(jīng)由包括電阻R和電容C的CMOS晶體管而被延遲、反相并輸出，并且所得的信號經(jīng)由具有相似結(jié)構(gòu)的CMOS晶體管而被延遲、反相并輸出，使得輸入信號in最終被延遲并被輸出作為輸出信號out。延遲電路包括接收三個控制信號TCMO至TCM2以及這三個控制信號的反相信號TCMOB至TCM2B的NMOS晶體管和PMOS晶體管。通過借助于這些控制信號來控制要延遲的電流路徑的電流量，可以控制延遲電路的延遲時間。在半導體裝置的典型延遲電路中，由于諸如電阻和電容的阻抗元件占據(jù)相對較大的面積，因此半導體裝置的集成度可能受到不利地影響。另外，隨著半導體裝置集成度越來越高，晶體管的特性趨向于隨著PVT(pr0CeSS， voltage and temperature，工藝、電壓和溫度)而顯著地改變。在如圖1所示的延遲電路的情況中，由于可以根據(jù)流經(jīng)晶體管的電流來控制延遲時間，因此與被實現(xiàn)為占據(jù)更大面積的延遲電路相比，延遲時間隨著PVT變化而顯著地改變。如果延遲時間因此而變得不穩(wěn)定， 則可能會限制依照時序而輸入/輸出的信號的余量，并且可能會影響半導體裝置的高速操作。

發(fā)明內(nèi)容
因此，需要一種可以避免上述問題的半導體裝置的改進的延遲電路。但應當理解的是，本發(fā)明的一些方面并不僅僅在于避免所述的問題。在以下的描述中，某些方面和實施例將是清楚的。應當理解的是這些方面和實施例僅是示例性的，并且從廣義上來說，本發(fā)明在不具備這些方面和實施例中的一個或更多個特征的情況下也能實施。根據(jù)本發(fā)明的一個方面，一種延遲電路包括延遲單元，被配置為響應于時鐘信號而順序地將輸入信號延遲預定的時間間隔，并且輸出多個第一延遲信號；以及選項單元，被配置為基于一個或更多個選擇信號來選擇所述多個第一延遲信號中的一個，并且輸出第二延遲信號。根據(jù)本發(fā)明的另一個方面，一種延遲電路包括時鐘倍乘單元，被配置為使時鐘信號倍乘，并產(chǎn)生具有不同周期的多個倍乘時鐘信號；延遲單元，被配置為通過與多個倍乘時鐘信號同步來執(zhí)行觸發(fā)器操作而順序地將輸入信號延遲預定的時間間隔，并且產(chǎn)生多個第一延遲信號；以及選項單元，被配置為接收所述多個倍乘時鐘信號、邊沿觸發(fā)所述多個第一延遲信號、基于一個或更多個選擇信號來選擇被邊沿觸發(fā)的多個第一延遲信號中的一個， 并輸出第二延遲信號。根據(jù)本發(fā)明的再一個方面，一種用于將信號延遲的方法包括以下步驟接收時鐘信號并產(chǎn)生具有不同周期的多個倍乘時鐘信號；接收輸入信號，順序地與所述多個倍乘時鐘信號同步來執(zhí)行觸發(fā)器操作多次，并產(chǎn)生多個第一延遲信號；響應于所述多個倍乘時鐘信號而邊沿觸發(fā)所述多個第一延遲信號；以及輸出被邊沿觸發(fā)的所述第一延遲信號中的一個作為第二延遲信號。根據(jù)本發(fā)明的又一個方面，一種半導體裝置包括延遲電路。所述延遲電路又包括 延遲單元，被配置為響應于時鐘信號而順序地將輸入信號延遲預定的時間間隔，并且輸出多個第一延遲信號；以及多路復用器，被配置為基于一個或更多個選擇信號來選擇所述多個第一延遲信號中的一個，并且輸出第二延遲信號。


包含在本說明書中且構(gòu)成本說明書的一部分的附圖解釋根據(jù)本發(fā)明的各個實施例，并且與說明書的描述一起用來解釋本發(fā)明的原理。圖1是典型的延遲電路的圖示；圖2是說明根據(jù)本發(fā)明的一個實施例的延遲電路的框圖；圖3是圖2所示的延遲單元的詳細框圖；圖4是說明圖3所示的第一單獨延遲部至第四單獨延遲部的輸入/輸出信號的波形圖；圖5是說明圖2所示的選項單元的一個實施例的電路圖；圖6是說明圖2所示的選項單元的另一個實施例的電路圖；圖7是說明根據(jù)本發(fā)明的另一個實施例的延遲電路的框圖；圖8是圖7所示的時鐘倍乘單元的詳細框圖；圖9是圖7所示的延遲單元的具體框圖；圖10是圖7和圖9所示的延遲單元的詳細框圖；圖11是說明圖10所示的延遲單元中所包括的單獨延遲級的輸入/輸出信號的波形圖；圖12是圖7所示的選項單元的詳細框圖13是圖12所示的邊沿觸發(fā)部的詳細電路圖；以及圖14是圖12所示的選擇部的詳細電路圖。
具體實施例方式現(xiàn)在將詳細參考根據(jù)本發(fā)明的示例性實施例和附圖中所圖示的實例。只要有可能，在全部附圖中將使用相同的附圖標記來表示相同或相似的部分。圖2是說明根據(jù)本發(fā)明的一個實施例的延遲電路的框圖。根據(jù)此實施例的延遲電路包括延遲單元100和選項單元200。延遲單元100被配置為接收時鐘信號CLK、順序地將輸入信號延遲預定的時間間隔，并產(chǎn)生多個第一延遲信號delayl。在本說明書中，“選項單元”，包括選項單元200，被定義為是這樣的電路組件它能夠基于同樣輸入給它的一組選擇信號來選擇多個輸入信號中的一個，并將所選擇的輸入信號輸出給電路組件。具體而言，選項單元200被配置為基于一個或更多個選擇信號sel來選擇所述多個第一延遲信號delayl中的一個，并輸出第二延遲信號out。從選項單元200 的電路圖可以理解的是，選項單元200起到多路復用器的作用。具體而言，圖2的選項單元是基于2比特的選擇信號sel來選擇兩個輸入中的一個的2X1多路復用器。由于延遲單元100基于時鐘信號CLK而將輸入信號順序地延遲預定的時間間隔， 因此根據(jù)本發(fā)明的本實施例的延遲電路與典型的延遲電路相比對PVT變化的敏感度小。另外，由于被順序地延遲了預定的時間間隔的所述多個第一延遲信號delayl相對于輸入信號in具有不同的延遲時間，因此延遲電路可以基于選項單元200的選擇信號sel而將通過延遲輸入信號in而被產(chǎn)生為具有不同的延遲時間的所述第一延遲信號delayl中的一個輸出作為第二延遲信號out。另外，選項單元200還可以附加地接收時鐘信號CLK來對所述多個第一延遲信號 delayl執(zhí)行邊沿觸發(fā)操作(edge triggering operation)，并基于選擇信號sel將已經(jīng)經(jīng)歷了邊沿觸發(fā)操作的所述多個第一延遲信號delayl中的一個輸出作為第二延遲信號out。圖3是圖2所示的延遲單元100的詳細框圖。延遲單元100包括多個單獨延遲部， 所述多個單獨延遲部在它們的輸入/輸出關(guān)系方面為串聯(lián)耦接。延遲單元100將各個單獨延遲部所輸出的信號之中的多個信號輸出作為第一延遲信號delayl。單獨延遲部與時鐘信號CLK同步地執(zhí)行對輸入給它們的信號的觸發(fā)器操作(flip-flop operation)。隨著單獨延遲部與時鐘信號CLK同步地執(zhí)行對輸入給它們的信號的觸發(fā)器操作，延遲單元100順序地將輸入信號延遲預定的時間間隔。圖3例示出延遲單元100被配置為包括彼此相耦接的四個單獨延遲部。在下文中，這四個單獨延遲部將分別被稱為第一單獨延遲部110至第四單獨延遲部140。四個單獨延遲部110至140與時鐘信號CLK同步地執(zhí)行對輸入給它們的信號的觸發(fā)器操作，并輸出所得的信號?？梢酝ㄟ^現(xiàn)有技術(shù)中通常已知的觸發(fā)器電路來配置這四個單獨延遲部Iio至140。第一單獨延遲部110被配置為接收輸入信號in，與時鐘信號CLK 同步地執(zhí)行觸發(fā)器操作，并輸出第一觸發(fā)器信號fl。第二單獨延遲部120被配置為接收第一觸發(fā)器信號fl，與時鐘信號CLK同步地執(zhí)行觸發(fā)器操作，并輸出第二觸發(fā)器信號f2。第三單獨延遲部130被配置為接收第二觸發(fā)器信號f2、與時鐘信號CLK同步地執(zhí)行觸發(fā)器操作、并輸出第三觸發(fā)器信號f3。第四單獨延遲部140被配置為接收第三觸發(fā)器信號f3、與時鐘信號CLK同步地執(zhí)行觸發(fā)器操作、并輸出第四觸發(fā)器信號f4。這四個單獨延遲部即第一單獨延遲部110至第四單獨延遲部140在它們的輸入/輸出關(guān)系方面為串聯(lián)耦接。相應地，第一觸發(fā)器信號Π是通過對輸入信號in執(zhí)行一次觸發(fā)器操作而產(chǎn)生的信號，第二觸發(fā)器信號f2是通過對輸入信號in執(zhí)行兩次觸發(fā)器操作而產(chǎn)生的信號，第三觸發(fā)器信號f3是通過對輸入信號in執(zhí)行三次觸發(fā)器操作而產(chǎn)生的信號，而第四觸發(fā)器信號f4是通過對輸入信號in執(zhí)行四次觸發(fā)器操作而產(chǎn)生的信號。包括第一單獨延遲部110至第四單獨延遲部140的延遲單元100輸出這四個單獨延遲部110至140的輸出信號中的一個或更多個作為第一延遲信號delayl。例示的是，作為第二單獨延遲部120和第四單獨延遲部140的輸出信號的第二觸發(fā)器信號f2和第四觸發(fā)器信號f4被輸出作為第一延遲信號delayl。圖4是說明圖3所示的第一單獨延遲部110至第四單獨延遲部140的輸入/輸出信號的波形圖。所述單獨延遲部被配置為執(zhí)行這樣的觸發(fā)器操作在所述觸發(fā)器操作中，輸入到所述單獨延遲部的信號基于時鐘信號CLK的下降沿定時而被輸出。如上所述，第一單獨延遲部110至第四單獨延遲部140在它們的輸入/輸出關(guān)系方面為串聯(lián)耦接。因此，第一觸發(fā)器信號Π至第四觸發(fā)器信號f4的波形具有被延遲了相同的時間間隔這樣的模式。 延遲單元100將具有各自波形被延遲了相同的時間間隔這樣模式的第一觸發(fā)器信號fl至第四觸發(fā)器信號f4中的一個或更多個輸出，作為第一延遲信號delayl。示例性地示出了四個觸發(fā)器信號Π至f4，要注意的是，可以根據(jù)相互耦接的單獨延遲部的數(shù)量是多少來不同地改變觸發(fā)器信號的數(shù)量。圖5是說明圖2所示的選項單元200的一個實施例的電路圖。圖5所示的選項單元200A包括第一與非門ND1、第二與非門ND2、以及第三與非門ND3。第一與非門NDl接收作為選擇信號sel的第一選擇信號sell和作為第一延遲信號delayl的第二觸發(fā)器信號f2 并將它們執(zhí)行與非操作，并且輸出所得的信號。第二與非門ND2接收作為選擇信號sel的第二選擇信號sel2和作為第一延遲信號delayl的第四觸發(fā)器信號f4并將它們執(zhí)行與非操作，并且輸出所得的信號。第三與非門ND3將第一與非門NDl和第二與非門ND2所輸出的信號執(zhí)行與非操作，并且輸出第二延遲信號out。如果作為選擇信號sel的第一選擇信號sell和第二選擇信號sel2中的一個被激活而被輸入，則第二觸發(fā)器信號f2和第四觸發(fā)器信號f4中的相應信號可以被輸出作為第二延遲信號out。因此，選項單元200A基于選擇信號sel來選擇具有不同延遲時間的觸發(fā)器信號f2和f4中的一個，即多個第一延遲信號delayl中的一個，并且輸出所選擇的信號作為第二延遲信號out。圖6是說明圖2所示的選項單元200的另一個實施例的電路圖。圖6所示的選項單元200B與圖5所示的選項單元200A操作相似。選項單元200B 還附加地接收時鐘信號CLK以附加地對第一延遲信號delayl執(zhí)行邊沿觸發(fā)操作。圖6所示的選項單元200B包括第一與非門ND4、第二與非門ND5、以及第三與非門 ND6。第一與非門ND4接收時鐘信號CLK、作為選擇信號sel的第一選擇信號sell以及作為第一延遲信號delayl的第二觸發(fā)器信號f2并將它們執(zhí)行與非操作，并且輸出所得的信號。
第二與非門ND5接收時鐘信號CLK、作為選擇信號sel的第二選擇信號sel2以及作為第一延遲信號delayl的第四觸發(fā)器信號f4并將它們執(zhí)行與非操作，并且輸出所得的信號。第三與非門ND6將第一與非門ND4和第二與非門ND5所輸出的信號執(zhí)行與非操作，并且輸出第二延遲信號out。如果作為選擇信號sel的第一選擇信號sell和第二選擇信號sel2中的一個被激活而被輸入，則第二觸發(fā)器信號f2和第四觸發(fā)器信號f4中的相應信號基于時鐘信號CLK 而被邊沿觸發(fā)，并被輸出作為第二延遲信號out。因此，選項單元200B基于選擇信號sel來選擇并邊沿觸發(fā)具有不同的延遲時間的觸發(fā)器信號f2和f4中的一個、即多個第一延遲信號delayl中的一個，并且輸出被邊沿觸發(fā)的信號作為第二延遲信號out。圖2至圖6所示的延遲電路操作如下。延遲單元100與時鐘信號CLK同步地將輸入信號順序地延遲預定的時間間隔，并輸出多個第一延遲信號delayl。選項單元200接收多個第一延遲信號delayl并基于選擇信號sel來選擇多個第一延遲信號delayl中的一個、或者邊沿觸發(fā)多個第一延遲信號delayl并選擇被邊沿觸發(fā)的所述多個第一延遲信號 delayl中的一個，并且輸出所選擇的信號作為第二延遲信號out。與典型的延遲電路相比，圖2至圖6所示的根據(jù)本發(fā)明的實施例的延遲電路提供了以下優(yōu)點。在典型的延遲電路中，輸入信號根據(jù)晶體管的電流量通過RC延遲而被延遲， 并且延遲時間根據(jù)晶體管的電流量而受到控制。因此，如果晶體管的電流特性隨著半導體裝置的PVT (工藝、電壓和溫度)變化而改變，則延遲時間也會改變，并且可能會影響半導體裝置的高速操作。在根據(jù)本發(fā)明的上述實施例的延遲電路中，輸入信號in是通過基于時鐘信號CLK執(zhí)行觸發(fā)器操作而被延遲的。在這點上，由于時鐘信號CLK是相對較少地受到半導體特性影響的穩(wěn)定信號，因此可以使延遲時間穩(wěn)定。尤其是，在接收外部時鐘信號并將外部時鐘信號用作所述時鐘信號CLK的情況下，可以提高穩(wěn)定性。因此，與典型的延遲電路相比，根據(jù)本發(fā)明的上述實施例的延遲電路適合用于半導體裝置的高速操作。圖7是說明根據(jù)本發(fā)明的另一個實施例的延遲電路的框圖。根據(jù)本發(fā)明的另一個實施例的延遲電路包括時鐘倍乘單元300、延遲單元400和選項單元500。時鐘倍乘單元300被配置為接收時鐘信號CLK，并輸出具有不同周期的多個倍乘時鐘信號CLK_v。延遲單元400被配置為通過與所述多個倍乘時鐘信號CLK_v同步地執(zhí)行觸發(fā)器操作來順序地將輸入信號延遲預定的時間間隔，并產(chǎn)生多個第一延遲信號delayl。選項單元500被配置為接收倍乘時鐘信號CLK_v、將第一延遲信號delayl邊沿觸發(fā)、基于一個或更多個選擇信號sel來選擇被邊沿觸發(fā)的所述多個第一延遲信號delayl中的一個，并且輸出第二延遲信號out。與圖2所示的通過與時鐘信號CLK同步地執(zhí)行觸發(fā)器操作來實現(xiàn)延遲的延遲電路不同的是，由于圖7所示的延遲電路與倍乘時鐘信號CLK_v同步地執(zhí)行觸發(fā)器操作，因此可以減少針對期望的延遲時間所需的觸發(fā)器操作次數(shù)。例如，當假設(shè)延遲電路的單獨延遲部每次與時鐘信號CLK同步地執(zhí)行觸發(fā)器操作會延遲1ns，則當單獨延遲部與周期被設(shè)置為是時鐘信號CLK的周期的4倍的倍乘時鐘信號CLK_v同步地執(zhí)行觸發(fā)器操作時會延遲^s。當需要使用與時鐘信號CLK同步地執(zhí)行觸發(fā)器操作的單獨延遲部來實現(xiàn)總共40ns的延遲時間時，應執(zhí)行40次觸發(fā)器操作，并且需要40個串聯(lián)耦接的單獨延遲部。但是，當使用與周期被設(shè)置是時鐘信號CLK的周期的4倍的倍乘時鐘信號CLK_v同步地執(zhí)行觸發(fā)器操作的單獨延遲部時，應執(zhí)行10次觸發(fā)器操作，并且需要10個串聯(lián)耦接的單獨延遲部。由于通過觸發(fā)器操作的延遲特性的緣故，如果時鐘周期長，則可以延長延遲時間。因此，通過與取代時鐘信號CLK的倍乘時鐘信號CLK_v同步地執(zhí)行觸發(fā)器操作，可以減少針對期望的延遲時間所需的觸發(fā)器操作次數(shù)和所需的面積。圖8是圖7所示的時鐘倍乘單元300的詳細框圖。時鐘倍乘單元300包括一個或更多個單獨倍乘部。每個單獨倍乘部使輸入給它的信號的周期延長，并且輸出所得的信號。時鐘倍乘單元300輸出時鐘信號CLK和單獨倍乘部所輸出的信號中的一個或更多個，作為倍乘時鐘信號CLK_v。圖8例示了包括兩個單獨倍乘部，所述兩個單獨倍乘部中的每個將時鐘周期增加到兩倍。這兩個單獨倍乘部分別被稱為第一單獨倍乘部310和第二單獨倍乘部320。圖8所示的第一單獨倍乘部310和第二單獨倍乘部320中的每個將輸入給它的信號的周期延長到兩倍，并輸出所得的信號。第一單獨倍乘部310被配置為接收時鐘信號 CLK,將時鐘信號CLK的周期延長到兩倍，并輸出第一時鐘信號CLK_X2。第二單獨倍乘部320 被配置為接收第一時鐘信號CLK_X2，將第一時鐘信號CLK_X2的周期延長到兩倍，即將時鐘信號CLK的周期延長到四倍，并輸出第二時鐘信號CLK_X4。時鐘倍乘單元300輸出時鐘信號CLK、第一時鐘信號CLK_X2以及第二時鐘信號CLK_X4作為倍乘時鐘信號CLK_v。可以利用本領(lǐng)域中通常已知的觸發(fā)器電路來配置第一單獨倍乘部310和第二單獨倍乘部320，所述第一單獨倍乘部310和第二單獨倍乘部320中的每個將輸入給它的信號的周期延長到兩倍并輸出所得的信號。圖9是圖7所示的延遲單元400的具體框圖。圖11是說明圖7至圖9所示的延遲電路的主要信號的波形圖。延遲單元400包括脈沖發(fā)生部410和脈沖延遲部420。脈沖發(fā)生部410被配置為控制輸入信號in的脈沖寬度，并且輸出脈沖信號pulse。 脈沖延遲部420被配置為通過與倍乘時鐘信號CLK_v同步地執(zhí)行觸發(fā)器操作而順序地將脈沖信號pulse延遲預定的時間間隔。脈沖延遲部420與倍乘時鐘信號CLK_v同步地執(zhí)行對輸入給它的信號的觸發(fā)器操作。脈沖發(fā)生部410控制輸入信號in的脈沖寬度并輸出脈沖信號pulse，使得脈沖延遲部 420能夠執(zhí)行觸發(fā)器操作。具體而言，如果輸入信號in的激活時間段比倍乘時鐘信號CLK_ ν的周期的一半短，那么由于脈沖延遲部420是與倍乘時鐘信號CLK_v同步地執(zhí)行觸發(fā)器操作，則不能實現(xiàn)輸入信號in的延遲。圖11的時序示了第一時鐘信號CLK_X2和第二時鐘信號CLK_X4的高電平寬度比輸入信號in的脈沖寬度寬。由于輸入信號in的脈沖寬度比第一時鐘信號CLK_X2的下降沿之間的寬度窄，并且比第二時鐘信號CLK_X4的下降沿之間的寬度窄，因此當與第一時鐘信號CLK_X2和第二時鐘信號CLK_X4同步地執(zhí)行對輸入信號in的觸發(fā)器操作時，輸入信號in的信息消失。于是，為了能夠與倍乘時鐘信號CLK_v同步地執(zhí)行觸發(fā)器操作，需要控制輸入信號in的寬度。脈沖發(fā)生部410控制輸入信號in的寬度并輸出脈沖信號pulse，使得觸發(fā)器操作能夠與倍乘時鐘信號CLK_v同步地執(zhí)行。
脈沖延遲部420通過與倍乘時鐘信號CLK_v同步地執(zhí)行觸發(fā)器操作而順序地將脈沖信號pulse延遲預定的時間間隔，并輸出多個第一延遲信號delayl。圖10是圖7和圖9所示的延遲單元400的詳細框圖。如圖9所示，延遲單元400包括脈沖發(fā)生部410和脈沖延遲部420。脈沖發(fā)生部410包括多個單獨脈沖發(fā)生級，所述多個單獨脈沖發(fā)生級與倍乘時鐘信號CLK_v同步地執(zhí)行對輸入給它們的信號的觸發(fā)器操作，并且所述多個單獨脈沖發(fā)生級在它們的輸入/輸出關(guān)系方面為串聯(lián)耦接。圖10例示出脈沖發(fā)生部410包括兩個單獨脈沖發(fā)生級。這兩個單獨脈沖發(fā)生級被稱為第一單獨脈沖發(fā)生級411和第二單獨脈沖發(fā)生級 412。第一單獨脈沖發(fā)生級411被配置為與時鐘信號CLK同步地執(zhí)行對輸入信號in的觸發(fā)器操作，并且輸出第一脈沖信號pl。圖11的波形圖中示出了輸入信號in和第一脈沖信號Pl的波形。第二單獨脈沖發(fā)生級412被配置為與第一時鐘信號CLK_X2同步地執(zhí)行對第一脈沖信號Pl的觸發(fā)器操作，并輸出脈沖信號pulse。圖11的波形圖中示出了第一脈沖信號 Pl和脈沖信號pulse的波形。輸入信號in由脈沖發(fā)生部410控制其脈沖寬度，以這樣的方式使得觸發(fā)器操作能夠與倍乘時鐘信號CLK_v同步地執(zhí)行，并且輸入信號in被輸出作為脈沖信號pulse。脈沖延遲部420包括多個單獨延遲級，所述多個單獨延遲級與多個倍乘時鐘信號 CLK_v同步地執(zhí)行對輸入給它們的信號的觸發(fā)器操作，并且所述多個單獨延遲級在它們的輸入/輸出關(guān)系方面為串聯(lián)耦接。圖10例示了脈沖延遲部420包括十個單獨延遲級。這十個單獨延遲級將會被稱為第一單獨延遲級421至第十單獨延遲級430。第一單獨延遲級421至第十單獨延遲級430與作為倍乘時鐘信號CLK_v的第二時鐘信號CLK_X4同步地執(zhí)行對輸入給它們的信號的觸發(fā)器操作，并輸出所得的信號。由于第二時鐘信號CLK_X4具有比時鐘信號CLK和第一時鐘信號CLK_X2長的周期，因此與時鐘信號CLK和第一時鐘信號CLK_X2相比延遲程度更大。第一單獨延遲級421被配置為接收脈沖信號pulse，與第二時鐘信號CLK_X4同步地執(zhí)行觸發(fā)器操作，并且輸出第一觸發(fā)器信號 Π_Χ4。第二單獨延遲級422被配置為接收第一觸發(fā)器信號f 1_Χ4，與第一觸發(fā)器信號Π_ Χ4同步地執(zhí)行觸發(fā)器操作，并且輸出第二觸發(fā)器信號f2_X4。與第一單獨延遲級421和第二單獨延遲級422相同，第三單獨延遲級423至第十單獨延遲級430被配置為與第二時鐘信號CLK_X4同步地執(zhí)行觸發(fā)器操作，并且第三單獨延遲級423至第十單獨延遲級430在它們的輸入/輸出關(guān)系方面為串聯(lián)耦接。第三單獨延遲級423至第十單獨延遲級430輸出第三觸發(fā)器信號f3_X4至第十觸發(fā)器信號f 10_X4。以此方式，這十個單獨延遲級、即第一單獨延遲級421至第十單獨延遲級430在它們的輸入/輸出關(guān)系方面為串聯(lián)耦接。延遲單元 400輸出這十個單獨延遲級421至430的輸出信號中的一個或更多個作為所述多個第一延遲信號delayl。例示的是作為第三單獨延遲級423和第十單獨延遲級430的輸出信號的第三觸發(fā)器信號f3_X4和第十觸發(fā)器信號flO_X4被輸出作為所述多個第一延遲信號delayl。雖然圖10所示的延遲單元400與圖3所示的延遲單元100 —樣包括輸入/輸出關(guān)系為串聯(lián)耦接的單獨延遲級，但圖10所示的延遲單元400與圖3所示的延遲單元100的不同之處在于單獨延遲級的觸發(fā)器操作是與倍乘時鐘信號CLK_v同步地執(zhí)行的。由于倍乘時鐘信號CLK_v可以被設(shè)置成具有比時鐘信號CLK長的周期，因此圖9所示的延遲單元400與圖3所示的延遲單元100相比能夠通過減少了次數(shù)的觸發(fā)器操作即利用減少了的面積而實現(xiàn)有效的延遲。圖11示出了基于輸入信號in的內(nèi)部信號pi、pulse、以及fl_X4至flO_X4的波形。圖11示出單獨延遲級被配置為執(zhí)行D觸發(fā)器操作并且輸入到單獨延遲級的信號基于倍乘時鐘信號CLK_v的下降沿定時而被輸出的情況。如上所述，脈沖發(fā)生部410的兩個單獨脈沖發(fā)生級411和412以及脈沖延遲部420的單獨延遲級421至430在它們的輸入 /輸出關(guān)系方面為串聯(lián)耦接。另外，第一單獨脈沖發(fā)生級411基于時鐘信號CLK執(zhí)行觸發(fā)器操作，第二單獨脈沖發(fā)生級412基于第一時鐘信號CLK_X2執(zhí)行觸發(fā)器操作，并且第一單獨延遲級421至第十單獨延遲級430基于第二時鐘信號CLK_X4執(zhí)行觸發(fā)器操作。根據(jù)這個事實，當觀察圖11所示的輸出信號Pi、pulse以及fl_X4至flO_X4的波形時，可以看出脈沖信號pulse相對于第一脈沖信號pi的延遲程度比第一脈沖信號Pl相對于輸入信號in的延遲程度大。而且，可以看出第一觸發(fā)器信號fl_X4相對于脈沖信號pulse的延遲程度比脈沖信號pulse相對于第一脈沖信號pi的延遲程度大。由于觸發(fā)器操作是與相同的第二時鐘信號CLK_X4同步地執(zhí)行的，因此第一觸發(fā)器信號fl_X4至第十觸發(fā)器信號flO_X4的延遲程度彼此相同。以此方式，由于這一事實，即，圖10所示的延遲單元400與圖3所示的延遲單元100相比而言是與具有更長周期的時鐘信號同步地執(zhí)行觸發(fā)器操作，因此可以通過減少所需的觸發(fā)器操作的次數(shù)和所需的面積來實現(xiàn)延遲。示例性地圖示了內(nèi)部輸出信號 pi、pulse以及fl_X4至flO_X4，能夠理解的是，內(nèi)部輸出信號可以根據(jù)耦接的單獨脈沖發(fā)生級和單獨延遲級的數(shù)量而改變。圖12是圖7所示的選項單元500的詳細框圖。選項單元500包括邊沿觸發(fā)部510和選擇部520。邊沿觸發(fā)部510被配置為接收倍乘時鐘信號CLK_v和多個第一延遲信號delayl、 對第一延遲信號delayl執(zhí)行邊沿觸發(fā)操作，并輸出受控延遲信號delay_C。正如從圖11中可以看出的，多個第一延遲信號delayl具有比時鐘信號CLK長得多的脈沖寬度。邊沿觸發(fā)部510邊沿觸發(fā)具有長的脈沖寬度的多個第一延遲信號delayl，從而可以易于使用它們。選擇部520被配置為接收受控延遲信號delay_C和選擇信號sel、從受控延遲信號 delay_c之中選擇一個，并輸出第二延遲信號out。如上所述，多個第一延遲信號delayl構(gòu)成延遲單元400中所包括的單獨延遲級的輸出信號的一部分，并且被邊沿觸發(fā)部510邊沿觸發(fā)。選擇部520選擇受控延遲信號delay_ c中的一個，并輸出第二延遲信號out。圖13是圖12所示的邊沿觸發(fā)部510的詳細電路圖。邊沿觸發(fā)部510包括第一與門AND1、第二與門AND2和第三與門AND3。第一與門 ANDl接收第一延遲信號delayl和第二時鐘信號CLK_X4并對它們執(zhí)行與操作，并且輸出所得的信號。第二與門AND2對從第一與門ANDl輸出的信號和第一時鐘信號CLK_X2執(zhí)行與操作，并輸出所得的信號。第三與門AND3對從第二與門AND2輸出的信號和時鐘信號CLK 執(zhí)行與操作，并輸出受控延遲信號delay_C。如上所述，由于延遲單元400的內(nèi)部信號之中的第一觸發(fā)器信號至第十觸發(fā)器信號是通過與第二時鐘信號CLK_X4同步地執(zhí)行觸發(fā)器操作而產(chǎn)生的，因此正如從圖11可以看出的，它們具有這樣的波形，其中高電平時間段比時鐘信號CLK長很多。所述多個第一延遲信號delayl通過邊沿觸發(fā)部510的第一與門ANDl至第三與門AND3的操作而被邊沿觸發(fā)，使得它們的高電平時間段被觸發(fā)為與時鐘信號CLK 的高電平時間段相同，并且被輸出作為受控延遲信號delay_C。圖14是圖12所示的選擇部520的詳細電路圖。選擇部520包括第一與非門ND7至第三與非門ND9。第一與非門ND7接收作為受控延遲信號delay_C的第三受控延遲信號f3_c以及作為選擇信號sel的第一選擇信號 sell并將它們執(zhí)行與非操作，并且輸出所得的信號。第二與非門ND8接收作為受控延遲信號delay_C的第十受控延遲信號fl0_c以及作為選擇信號sel的第二選擇信號sel2并將它們執(zhí)行與非操作，并且輸出所得的信號。第三與非門ND9接收第一與非門ND7和第二與非門ND8所輸出的信號并將它們執(zhí)行與非操作，并且輸出第二延遲信號out。選擇部520通過第一與非門ND7至第三與非門ND9的操作基于選擇信號scl來選擇受控延遲信號delay_ c中的一個，并且輸出第二延遲信號out。圖7至圖13所示的延遲單元的操作如下。時鐘倍乘單元300接收時鐘信號CLK 并產(chǎn)生具有不同周期的多個倍乘時鐘信號CLK_v。在延遲單元400中，脈沖發(fā)生部410控制輸入信號in的脈沖寬度，并輸出脈沖信號pulse，而脈沖延遲部420通過與倍乘時鐘信號CLK_v同步地執(zhí)行觸發(fā)器操作來實現(xiàn)延遲，并輸出多個第一延遲信號delayl。選項單元 500的邊沿觸發(fā)部510將第一延遲信號delayl邊沿觸發(fā)并輸出受控延遲信號delay_C。選項單元500的選擇部520選擇受控延遲信號delay_C中的一個并輸出第二延遲信號out。圖7至圖13所示的延遲電路與圖2至圖6所示的延遲電路相比提供了具以下優(yōu)點。圖7至圖13所示的延遲電路包括時鐘倍乘單元300，產(chǎn)生具有不同周期的多個倍乘時鐘信號CLK_v，并基于多個倍乘時鐘信號CLK_v來執(zhí)行觸發(fā)器操作。如果基于具有較長的周期的時鐘信號來執(zhí)行觸發(fā)器操作，則由于延遲時間被延長，因此針對相同的延遲時間所需的觸發(fā)器操作的次數(shù)可以減少。觸發(fā)器操作的次數(shù)的減少意味著所需的單獨延遲級的數(shù)量的減少，其結(jié)果是面積的減小。隨著期望的延遲時間變長，通過基于倍乘時鐘信號CLK_v 來執(zhí)行觸發(fā)器操作而獲得的優(yōu)勢變得更大。當然，根據(jù)圖7至圖13所示的本發(fā)明的實施例的延遲電路相比于典型的延遲電路而言所提供的優(yōu)點在于，由于延遲是基于倍乘時鐘信號 CLK_v來實現(xiàn)的，因此即使在有PVT變化時也可以穩(wěn)定地獲得延遲時間。圖8所示的時鐘倍乘單元300被例示為接收時鐘信號CLK并產(chǎn)生具有時鐘信號 CLK的周期的4倍的周期的第二時鐘信號CLK_X4。這是考慮到輸入信號的下一個激活不在4個時鐘內(nèi)出現(xiàn)這一情況而設(shè)置的。應考慮輸入信號in的激活時刻來設(shè)置倍乘時鐘信號CLK_v的最大周期。這是由于對半導體存儲裝置的預充電信號發(fā)生器而言規(guī)定tRRD(激活到激活時間)不應在4個時鐘內(nèi)。應將時鐘倍乘單元300所產(chǎn)生的并由延遲單元400和選項單元500使用的倍乘時鐘信號CLK_v設(shè)置為最大為時鐘信號CLK的周期的4倍。隨著 tRRD變長，可以將倍乘時鐘信號CLK_v的周期設(shè)置得更長，并且將會改善上述的面積減小效果。另外，當需要在預充電信號發(fā)生器中使用根據(jù)本發(fā)明的延遲電路時，輸入信號in可以包括內(nèi)部命令信號，并且第二延遲信號out可以包括預充電信號。雖然以上已經(jīng)描述了某些實施例，但本領(lǐng)域的技術(shù)人員會理解這些描述的實施例僅是示例性的。因此，本文所述的延遲電路及延遲信號的方法不應當限于描述的實施例。確切地說，本文所述的延遲電路及延遲信號的方法應當僅由所附權(quán)利要求書與以上說明書和附圖相結(jié)合來限定。
權(quán)利要求
1.一種延遲電路，包括延遲單元，所述延遲單元被配置為響應于時鐘信號而順序地將輸入信號延遲預定的時間間隔，并且輸出多個第一延遲信號；以及選項單元，所述選項單元被配置為基于一個或更多個選擇信號來選擇所述多個第一延遲信號中的一個，并且輸出第二延遲信號。
2.如權(quán)利要求1所述的延遲電路，其中，所述延遲單元包括多個單獨延遲部，所述多個單獨延遲部與所述時鐘信號同步地對輸入給所述多個單獨延遲部的信號執(zhí)行觸發(fā)器操作且所述多個單獨延遲部串聯(lián)耦接，并且所述延遲單元將分別從所述單獨延遲部輸出的信號中的多個信號輸出作為所述第一延遲信號。
3.如權(quán)利要求2所述的延遲電路，其中，所述選項單元被配置為接收所述時鐘信號以對所述多個第一延遲信號執(zhí)行邊沿觸發(fā)操作，并且基于所述選擇信號將已經(jīng)歷了所述邊沿觸發(fā)操作的所述多個第一延遲信號中的一個輸出作為所述第二延遲信號。
4.如權(quán)利要求1所述的延遲電路，其中，所述輸入信號包括半導體存儲裝置的內(nèi)部命令信號，并且所述第二延遲信號包括預充電信號。
5.一種延遲電路，包括時鐘倍乘單元，所述時鐘倍乘單元被配置為將時鐘信號倍乘，并產(chǎn)生具有不同周期的多個倍乘時鐘信號；延遲單元，所述延遲單元被配置為通過與所述多個倍乘時鐘信號同步地執(zhí)行觸發(fā)器操作而順序地將輸入信號延遲預定的時間間隔，并且產(chǎn)生多個第一延遲信號；以及選項單元，所述選項單元被配置為接收所述多個倍乘時鐘信號、邊沿觸發(fā)所述多個第一延遲信號、基于一個或更多個選擇信號來選擇被邊沿觸發(fā)的所述多個第一延遲信號中的一個，并輸出第二延遲信號。
6.如權(quán)利要求5所述的延遲電路，其中，所述時鐘倍乘單元包括一個或更多個單獨倍乘部，所述一個或更多個單獨倍乘部使輸入于所述一個或更多個單獨倍乘部的信號的周期延長并輸出所得的信號，且所述一個或更多個單獨倍乘部在它們的輸入/輸出關(guān)系方面為串聯(lián)耦接，并且所述時鐘倍乘單元將所述時鐘信號和分別從所述單獨倍乘部輸出的信號中的一個或更多個輸出作為所述倍乘時鐘信號。
7.如權(quán)利要求6所述的延遲電路，其中，所述單獨倍乘部通過執(zhí)行觸發(fā)器操作來使輸入于所述單獨倍乘部的信號的周期延長。
8.如權(quán)利要求7所述的延遲電路，其中，所述多個倍乘時鐘信號的周期比從所述輸入信號輸入的時刻到下一個輸入信號輸入的時刻之間的時間間隔短。
9.如權(quán)利要求5所述的延遲電路，其中，所述延遲單元包括脈沖發(fā)生部，所述脈沖發(fā)生部被配置為基于所述多個倍乘時鐘信號來控制所述輸入信號的脈沖寬度，并且輸出脈沖信號；以及脈沖延遲部，所述脈沖延遲部被配置為通過與所述多個倍乘時鐘信號同步地執(zhí)行觸發(fā)器操作而順序地將所述脈沖信號延遲所述預定的時間間隔。
10.如權(quán)利要求9所述的延遲電路，其中，所述脈沖發(fā)生部包括多個單獨脈沖發(fā)生級， 所述多個單獨脈沖發(fā)生級與所述多個倍乘時鐘信號同步地執(zhí)行觸發(fā)器操作且所述多個單獨脈沖發(fā)生級串聯(lián)耦接，并且所述脈沖發(fā)生部通過控制所述輸入信號的所述脈沖寬度而輸出所述脈沖信號。
11.如權(quán)利要求9所述的延遲電路，其中，所述脈沖延遲部包括多個單獨延遲級，所述多個單獨延遲級與所述多個倍乘時鐘信號同步地執(zhí)行對輸入于所述多個單獨延遲級的信號的觸發(fā)器操作且所述多個單獨延遲級串聯(lián)耦接，并且所述脈沖延遲部將分別從所述多個單獨延遲級輸出的信號之中的多個信號輸出作為所述多個第一延遲信號。
12.如權(quán)利要求5所述的延遲電路，其中，所述選項單元包括邊沿觸發(fā)部，所述邊沿觸發(fā)部被配置為接收所述多個第一延遲信號和所述多個倍乘時鐘信號、執(zhí)行邊沿觸發(fā)操作，并且輸出受控延遲信號；以及選擇部，所述選擇部被配置為基于所述選擇信號來選擇所述受控延遲信號中的一個， 并且輸出所述第二延遲信號。
13.如權(quán)利要求5所述的延遲電路，其中，所述輸入信號包括半導體存儲裝置的內(nèi)部命令信號，并且所述第二延遲信號包括預充電信號。
14.一種延遲信號的方法，包括以下步驟響應于時鐘信號而產(chǎn)生具有不同周期的多個倍乘時鐘信號；接收輸入信號、與所述多個倍乘時鐘信號同步地順序地執(zhí)行觸發(fā)器操作多次，并產(chǎn)生多個第一延遲信號；響應于所述多個倍乘時鐘信號來邊沿觸發(fā)所述多個第一延遲信號；以及將被邊沿觸發(fā)的所述第一延遲信號中的一個輸出作為第二延遲信號。
15.如權(quán)利要求14所述的方法，其中，產(chǎn)生所述多個第一延遲信號的步驟包括以下步驟接收所述輸入信號、與所述多個倍乘時鐘信號同步地執(zhí)行觸發(fā)器操作，并且產(chǎn)生脈沖信號；以及與所述多個倍乘時鐘信號中的一個同步地對所述脈沖信號執(zhí)行觸發(fā)器操作，并且產(chǎn)生所述多個第一延遲信號。
16.如權(quán)利要求15所述的方法，其中，所述多個倍乘時鐘信號中的所述一個是所述多個倍乘時鐘信號之中具有最長周期的倍乘時鐘信號。
17.如權(quán)利要求16所述的方法，其中，所述延遲信號的方法被重復地執(zhí)行，并且所述多個倍乘時鐘信號中的所述一個的周期比從所述輸入信號輸入的時刻到下一個輸入信號輸入的時刻之間的時間間隔短。
18.如權(quán)利要求14所述的方法，其中，產(chǎn)生所述多個倍乘時鐘信號的步驟包括以下步驟對所述時鐘信號執(zhí)行觸發(fā)器操作，并產(chǎn)生具有所述時鐘信號周期的兩倍的周期的第一倍乘時鐘信號；以及對所述第一倍乘時鐘信號執(zhí)行觸發(fā)器操作，并產(chǎn)生具有所述時鐘信號周期的四倍的周期的第二倍乘時鐘信號。
19.如權(quán)利要求18所述的方法，其中，邊沿觸發(fā)所述多個第一延遲信號的步驟包括以下步驟a、將所述多個第一延遲信號與所述第二倍乘時鐘信號執(zhí)行與操作；b、將步驟a中所產(chǎn)生的信號與所述第一倍乘時鐘信號執(zhí)行與操作；以及 C、將步驟b中所產(chǎn)生的信號與所述時鐘信號執(zhí)行與操作。
20.—種包括延遲電路的半導體裝置，所述延遲電路包括延遲單元，所述延遲單元被配置為響應于時鐘信號而順序地將輸入信號延遲預定的時間間隔，并且輸出多個第一延遲信號；以及多路復用器，所述多路復用器被配置為基于一個或更多個選擇信號來選擇所述多個第一延遲信號中的一個，并且輸出第二延遲信號。
21.如權(quán)利要求20所述的半導體裝置，其中，所述延遲單元包括多個單獨延遲部，所述多個單獨延遲部與所述時鐘信號同步地對輸入于所述單獨延遲部的信號執(zhí)行觸發(fā)器操作且所述多個單獨延遲部串聯(lián)耦接，并且所述延遲單元將分別從所述單獨延遲部輸出的信號中的多個信號輸出作為所述第一延遲信號。
全文摘要
本發(fā)明公開了一種延遲電路，包括延遲單元，被配置為接收時鐘信號，順序地將輸入信號延遲預定的時間間隔，并且輸出多個第一延遲信號；以及選項單元，被配置為基于一個或更多個選擇信號來選擇多個第一延遲信號中的一個，并且輸出第二延遲信號。
文檔編號H03K5/15GK102170279SQ20111002927
公開日2011年8月31日 申請日期2011年1月27日 優(yōu)先權(quán)日2010年2月25日
發(fā)明者李鍾天, 邊相鎮(zhèn), 高在范 申請人:海力士半導體有限公司