驅(qū)動電路的延遲控制電路、驅(qū)動電路以及其操作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般地涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及驅(qū)動電路及其操作方法。
【背景技術(shù)】
[0002]在許多應(yīng)用中使用包括兩個串聯(lián)連接的開關(guān)的驅(qū)動電路。在這樣的驅(qū)動電路中，由于可能的功耗、升高的工作溫度和/或可能的故障，串聯(lián)連接的開關(guān)均處于導(dǎo)通或擊穿的狀態(tài)，這種情況是需要關(guān)注的。為了防止擊穿，在開關(guān)的相繼0N時間內(nèi)插入先斷后通延遲從而確保在一個開關(guān)導(dǎo)通之前，另一個開關(guān)截止。這種延遲帶來了進一步的問題，因為過度的延遲可能會降低效率而延遲不足則可能出現(xiàn)擊穿。

【發(fā)明內(nèi)容】

[0003]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種驅(qū)動電路，包括:第一開關(guān)和第二開關(guān)，所述第一開關(guān)和所述第二開關(guān)串聯(lián)連接，所述第一開關(guān)包括第一控制端，所述第二開關(guān)包括第二控制端；延遲生成電路，連接至所述第一控制端和所述第二控制端，所述延遲生成電路被配置為根據(jù)輸入信號和所述第一開關(guān)和所述第二開關(guān)的相繼0N時間之間的延遲而交替地導(dǎo)通所述第一開關(guān)和所述第二開關(guān)；以及延遲控制電路，連接至所述第一控制端和所述第二控制端，所述延遲控制電路被配置為:存儲所述延遲的設(shè)置，和根據(jù)存儲的設(shè)置、所述第一控制端處的第一電壓以及所述第二控制端處的第二電壓控制所述延遲生成電路，以生成所述延遲。
[0004]在該驅(qū)動電路中，所述延遲控制電路還被配置為:根據(jù)所述第一電壓和所述第二電壓確定是否調(diào)節(jié)所述存儲的設(shè)置，響應(yīng)于調(diào)節(jié)所述存儲的設(shè)置的第一判定，調(diào)節(jié)所述存儲的設(shè)置，以及響應(yīng)于不調(diào)節(jié)所述存儲的設(shè)置的第二判定，保持所述存儲的設(shè)置不變。
[0005]在該驅(qū)動電路中，所述第一判定表示所述第一開關(guān)和所述第二開關(guān)的死區(qū)情況或擊穿情況，以及所述第二判斷表示所述第一開關(guān)和所述第二開關(guān)無死區(qū)情況和無擊穿情況。
[0006]在該驅(qū)動電路中，所述延遲控制電路沒有與所述第一開關(guān)和所述第二開關(guān)之間的輸出節(jié)點直接電連接。
[0007]在該驅(qū)動電路中，所述延遲控制電路包括:第一電路，被配置為響應(yīng)于所述輸入信號從第一狀態(tài)至第二狀態(tài)的第一轉(zhuǎn)換，控制所述延遲生成電路以生成所述第一開關(guān)的0N時間和所述第二開關(guān)的相繼0N時間之間的第一延遲；以及第二電路，被配置為響應(yīng)于所述輸入信號從第二狀態(tài)至第一狀態(tài)的第二轉(zhuǎn)換，控制所述延遲生成電路以生成所述第二開關(guān)的0N時間和所述第一開關(guān)的相繼0N時間之間的第二延遲，其中，所述第一電路被配置為獨立于所述第二電路工作從而控制獨立于所述第二延遲的所述第一延遲。
[0008]在該驅(qū)動電路中，所述第一電路被配置為:存儲所述第一延遲的第一設(shè)置，和根據(jù)存儲的第一設(shè)置、所述第一電壓和所述第二電壓，控制所述延遲生成電路以生成所述第一延遲，以及所述第二電路被配置為:存儲所述第二延遲的第二設(shè)置，和根據(jù)存儲的第二設(shè)置、所述第一電壓和所述第二電壓，控制所述延遲生成電路以生成所述第二延遲。
[0009]在該驅(qū)動電路中，所述延遲控制電路包括:信號預(yù)處理電路，被配置為由所述第一電壓和所述第二電壓生成以下信號:第一死區(qū)信號，對應(yīng)于在所述輸入信號從第一狀態(tài)至第二狀態(tài)的第一轉(zhuǎn)換時，所述第一開關(guān)和所述第二開關(guān)的死區(qū)情況，第一擊穿信號，對應(yīng)于在所述第一轉(zhuǎn)換時所述第一開關(guān)和所述第二開關(guān)的擊穿情況，第二死區(qū)信號，對應(yīng)于在所述輸入信號從所述第二狀態(tài)至所述第一狀態(tài)的第二轉(zhuǎn)換時，所述第一開關(guān)和所述第二開關(guān)的死區(qū)情況，第二擊穿信號，對應(yīng)于在所述第二轉(zhuǎn)換時所述第一開關(guān)和所述第二開關(guān)的擊穿情況。
[0010]在該驅(qū)動電路中，所述延遲控制電路還包括:延遲調(diào)節(jié)確定電路，連接至所述信號預(yù)處理電路并且被配置為生成以下信號:響應(yīng)于所述第一死區(qū)信號或所述第一擊穿信號的第一延遲調(diào)節(jié)信號，所述第一延遲調(diào)節(jié)信號表示是否調(diào)節(jié)第一延遲的第一設(shè)置，在所述第一轉(zhuǎn)換時由所述延遲生成電路生成介于所述第一開關(guān)的0N時間和所述第二開關(guān)的相繼0N時間之間的所述第一延遲，以及響應(yīng)于所述第二死區(qū)信號或所述第二擊穿信號的第二延遲調(diào)節(jié)信號，所述第二延遲調(diào)節(jié)信號表示是否調(diào)節(jié)第二延遲的第二設(shè)置，在所述第二轉(zhuǎn)換時由所述延遲生成電路生成介于所述第二開關(guān)的0N時間和所述第一開關(guān)的相繼0N時間之間的所述第二延遲。
[0011]在該驅(qū)動電路中，所述信號預(yù)處理電路還被配置為在將所述第一死區(qū)信號、所述第一擊穿信號、所述第二死區(qū)信號以及所述第二擊穿信號輸出至所述延遲調(diào)節(jié)確定電路之前，加寬所述第一死區(qū)信號、所述第一擊穿信號、所述第二死區(qū)信號以及所述第二擊穿信號的脈寬。
[0012]在該驅(qū)動電路中，所述延遲控制電路還包括:延遲存儲和調(diào)節(jié)電路，連接至所述延遲調(diào)節(jié)確定電路并且被配置為存儲所述第一設(shè)置和所述第二設(shè)置，響應(yīng)于所述第一延遲調(diào)節(jié)信號的第一電平，調(diào)節(jié)所述第一設(shè)置，而響應(yīng)于所述第一延遲調(diào)節(jié)信號的第二電平，保持所述第一設(shè)置不變，以及響應(yīng)于所述第二延遲調(diào)節(jié)信號的第一電平，調(diào)節(jié)所述第二設(shè)置，而響應(yīng)于所述第二延遲調(diào)節(jié)信號的第二電平，保持所述第二設(shè)置不變。
[0013]根據(jù)本發(fā)明的另一方面，提供了一種延遲控制電路，包括:信號預(yù)處理電路，包括:第一輸入端和第二輸入端，被配置為連接至相應(yīng)的第一開關(guān)和第二開關(guān)的相應(yīng)的第一控制端和第二控制端，所述第一開關(guān)和所述第二開關(guān)被配置為根據(jù)輸入信號的相應(yīng)的第一狀態(tài)和第二狀態(tài)而交替導(dǎo)通，第一輸出端，被配置為輸出在所述輸入信號從所述第一狀態(tài)至所述第二狀態(tài)的第一轉(zhuǎn)換時，對應(yīng)于所述第一開關(guān)和所述第二開關(guān)的死區(qū)情況的第一死區(qū)信號，和第二輸出端，被配置為輸出在所述第一轉(zhuǎn)換時對應(yīng)于所述第一開關(guān)和所述第二開關(guān)的擊穿情況的第一擊穿信號；第一鎖存器，包括:第一輸入端，連接至所述信號預(yù)處理電路的第一輸出端，第二輸入端，連接至所述信號預(yù)處理電路的第二輸出端，和輸出端；第一邏輯電路，包括:第一輸入端，連接至所述第一鎖存器的第一輸入端，第二輸入端，連接至所述第一鎖存器的第二輸入端，和輸出端；以及第一計數(shù)器，包括:控制輸入端，連接至所述第一鎖存器的輸出端，時鐘輸入端，連接至所述第一邏輯電路的輸出端，和輸出端，被配置為輸出在所述第一轉(zhuǎn)換時介于所述第一開關(guān)的0N時間和所述第二開關(guān)的相繼0N時間之間的第一延遲的第一設(shè)置。
[0014]在該延遲控制電路中，所述第一邏輯電路包括:或門，包括:第一輸入端和第二輸入端，限定所述第一邏輯電路的相應(yīng)的第一輸入端和第二輸入端，和輸出端；以及延遲元件，包括:輸入端，連接至所述或門的輸出端，和輸出端，限定所述第一邏輯電路的輸出端。
[0015]在該延遲控制電路中，所述信號預(yù)處理電路還包括:第三輸出端，被配置為輸出在所述輸入信號從所述第二狀態(tài)至所述第一狀態(tài)的第二轉(zhuǎn)換時，對應(yīng)于所述第一開關(guān)和所述第二開關(guān)的死區(qū)情況的第二死區(qū)信號，和第四輸出端，被配置為輸出在所述第二轉(zhuǎn)換時，對應(yīng)于所述第一開關(guān)和所述第二開關(guān)的擊穿情況的第二擊穿信號；所述延遲控制電路還包括:第二鎖存器，包括:第一輸入端，連接至所述信號預(yù)處理電路的第三輸出端，第二輸入端，連接至所述信號預(yù)處理電路的第四輸出端，和輸出端；第二邏輯電路，包括:第一輸入端，連接至所述第二鎖存器的第一輸入端，第二輸入端，連接至所述第二鎖存器的第二輸入端，和輸出端；以及第二計數(shù)器，包括:控制輸入端，連接至所述第二鎖存器的輸出端，時鐘輸入端，連接至所述第二邏輯電路的輸出端，和輸出端，被配置為輸出在所述第二轉(zhuǎn)換時介于所述第二開關(guān)的0N時間和所述第一開關(guān)的相繼0N時間之間的第二延遲的第二設(shè)置。
[0016]在該延遲控制電路中，所述第二邏輯電路包括:或門，包括:第一輸入端和第二輸入端，限定所述第二邏輯電路的相應(yīng)的第一輸入端和第二輸入端，和輸出端；以及延遲元件，包括:輸入端，連接至所述或門的輸出端，和輸出端，限定所述第二邏輯電路的輸出端。
[0017]在該延遲控制電路中，所述信號預(yù)處理電路還包括:非對稱反相器的至少一個級聯(lián)，連接至所述信號預(yù)處理電路的第一輸出端、第二輸出端、第三輸出端和第四輸出端中的至少一個。
[0018]在該延遲控制電路中，所述非對稱反相器的至少一個級聯(lián)包括:第一非對稱反相器，包括第一 η溝道金屬氧化物半導(dǎo)體(NM0S)晶體管和第一 ρ溝道金屬氧化物半導(dǎo)體(PM0S)晶體管，所述第一 NM0S晶體管強于所述第一 PM0S晶體管，以及第二非對稱反相器，包括第二 NM0S晶體管和第二 PM0S晶體管，所述第二 PM0S晶體管強于所述第二 NM0S晶體管，所述第一非對稱反相器和所述第二非對稱反相器串聯(lián)連接。
[0019]在該延遲控制電路中，所述信號預(yù)處理電路還包括:第一非反相緩沖器，包括:輸入端，連接至所述信號預(yù)處理電路的第一輸入端，和輸出端；第一反相器，包括:輸入端，連接至所述信號預(yù)處理電路的第一輸入端，和輸出端；第二非反相緩沖器，包括:輸入端，連接至所述信號預(yù)處理電路的第二輸入端，和輸出端；第二反相器，包括:輸入端，連接至所述信號預(yù)處理電路的第二輸入端，和輸出端；第三非反相緩沖器，包括:輸入端，連接至所述信號預(yù)處理電路的第二輸入端，和輸出端；以及第三反相器，包括:輸入端，連接至所述第三非反相緩沖器的輸出端，和輸出端。
[0020]在該延遲控制電路中，所述信號預(yù)處理電路還包括:第一與門，包括:第一輸入端，連接至所述信號預(yù)處理電路的第一輸入端，第二輸入端，連接至所述第二反相器的輸出端，第三輸入端，連接至所述第三非反相緩沖器的輸出端，和輸出端，連接至所述信號預(yù)處理電路的第一輸出端；第二與門，包括:第一輸入端，連接至所述第一反相器的輸出端，第二輸入端，連接至所述第二非反相緩沖器的輸出端，第三輸入端，連接至所述第三非反相緩沖器的輸出端，和輸出端，連接至所述信號預(yù)處理電路的第二輸出端；第三與門，包括??第一輸入端，連接至所述第一非反相緩沖器的輸出端，第二輸入端，連接至所述第二反相器的輸出端，第三輸入端，連接至所述第三反相器的輸出端，和輸出端，連接至所述信號預(yù)處理電路的第三輸出端；第四與門，包括:第一輸入端，連接至所述第一反相器的輸出端，第二輸入端，連接至所述信號預(yù)處理電路的第二輸入端，第三輸入端，連接至所述第三反相器的輸出端，和輸出端，連接至所述信號預(yù)處理電路的第四輸出端。
[0021]根據(jù)本發(fā)明的又一方面，提供了一種操作包括串聯(lián)連接的第一開關(guān)和第二開關(guān)的驅(qū)動電路的方法，所述方法包括:監(jiān)測用于當(dāng)前周期內(nèi)所述第一開關(guān)和所述第二開關(guān)的擊穿情況和死區(qū)情況的相應(yīng)的所述第一開關(guān)和所述第二開關(guān)的控制端處的第一電壓和第二電壓；響應(yīng)于所述當(dāng)前周期內(nèi)存在所述擊穿情況或所述死區(qū)情況，在后續(xù)周期內(nèi)調(diào)節(jié)介于所述第一開關(guān)和所述第二開關(guān)的相繼0N時間之間的延遲的