用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路的制作方法
【專利摘要】本發(fā)明提供了一種用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路，包括延遲鎖相環(huán)、動態(tài)鎖存比較模塊、D觸發(fā)模塊和相位選擇模塊。延遲鎖相環(huán)將與輸入數(shù)據(jù)同步的輸入時鐘信號轉(zhuǎn)換為8個輸出時鐘信號；相位選擇模塊檢測輸入時鐘信號和數(shù)模轉(zhuǎn)換器的內(nèi)核時鐘信號的相位差，并根據(jù)該相位差從8個輸出時鐘信號中選擇一輸出時鐘信號；D觸發(fā)模塊包括：第一級D觸發(fā)器；第二級D觸發(fā)器，利用相位選擇模塊選擇的輸出時鐘信號；第三級D觸發(fā)器，利用內(nèi)核時鐘鎖存第三輸出數(shù)據(jù)和第四輸出數(shù)據(jù)，使得外部輸入時鐘域的輸入數(shù)據(jù)被同步到內(nèi)核時鐘域。本發(fā)明將外部時鐘域的輸入數(shù)據(jù)準(zhǔn)確地同步到數(shù)模轉(zhuǎn)換器內(nèi)核時鐘域。
【專利說明】用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及數(shù)模轉(zhuǎn)換【技術(shù)領(lǐng)域】，尤其涉及一種用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同 步電路。

【背景技術(shù)】
[0002] 高速數(shù)模轉(zhuǎn)換器廣泛應(yīng)用于無線通信和雷達(dá)系統(tǒng)，其分辨率和采樣速率不斷的向 前發(fā)展，GHz采樣的高分辨率數(shù)模轉(zhuǎn)換器已經(jīng)開始在軟件無線電、LTE、DDS等系統(tǒng)中獲得了 廣泛應(yīng)用。對GHz采樣的高分辨率數(shù)模轉(zhuǎn)換器來說，由PCB板級提供的高速時鐘和數(shù)據(jù)不 同步的問題也越來越突出，所以GHz采樣高分辨率數(shù)模轉(zhuǎn)換器的同步電路設(shè)計已成為核心 設(shè)計問題之一。
[0003] 利用輸入時鐘信號鎖存輸入數(shù)據(jù)，由于數(shù)模轉(zhuǎn)換器內(nèi)核時鐘和外部時鐘具有不確 定的相位關(guān)系，直接利用數(shù)模轉(zhuǎn)換器內(nèi)核時鐘將外部時鐘域的數(shù)據(jù)同步到數(shù)模轉(zhuǎn)換器內(nèi)核 時鐘域，可能會出現(xiàn)亞穩(wěn)態(tài)，引起數(shù)據(jù)輸入的誤碼，惡化數(shù)模轉(zhuǎn)換器的性能。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明的主要目的在于提供一種高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路，以將外部 時鐘域的輸入數(shù)據(jù)準(zhǔn)確地同步到數(shù)模轉(zhuǎn)換器內(nèi)核時鐘域。
[0005] 為了達(dá)到上述目的，本發(fā)明提供了一種用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電 路，包括延遲鎖相環(huán)、動態(tài)鎖存比較模塊、D觸發(fā)模塊和相位選擇模塊，其中，
[0006] 所述延遲鎖相環(huán)，用于將與輸入數(shù)據(jù)同步的輸入時鐘信號轉(zhuǎn)換為8個輸出時鐘信 號，每相鄰的兩所述輸出時鐘信號之間的相位差為45度；
[0007] 所述動態(tài)鎖存比較模塊，包括：
[0008] 第一動態(tài)鎖存比較器，用于利用與所述輸入時鐘信號相位差為90度的輸出時鐘 信號，鎖存所述輸入數(shù)據(jù)，輸出第一鎖存數(shù)據(jù)；
[0009] 以及，第二動態(tài)鎖存比較器，用于利用與所述輸入時鐘信號相位差為270度的輸 出時鐘信號，鎖存所述輸入數(shù)據(jù)，輸出第二鎖存數(shù)據(jù)；
[0010] 所述相位選擇模塊，用于檢測所述輸入時鐘信號和數(shù)模轉(zhuǎn)換器的內(nèi)核時鐘信號的 相位差，并根據(jù)該相位差從所述8個輸出時鐘信號中選擇一輸出時鐘信號；
[0011] 所述D觸發(fā)模塊包括：
[0012] 第一級D觸發(fā)器，用于利用所述延遲鎖相環(huán)輸出的與所述輸入時鐘信號相位差為 180度和360度的時鐘信號，對并行的所述第一鎖存數(shù)據(jù)和所述第二鎖存數(shù)據(jù)進(jìn)行鎖存，輸 出并行的第一輸出數(shù)據(jù)和第二輸出數(shù)據(jù)；
[0013] 第二級D觸發(fā)器，用于利用所述相位選擇模塊選擇的輸出時鐘信號，鎖存所述第 一輸出數(shù)據(jù)和所述第二輸出數(shù)據(jù)，輸出并行的第三輸出數(shù)據(jù)和第四輸出數(shù)據(jù)；
[0014] 以及，第三級D觸發(fā)器，用于利用所述內(nèi)核時鐘鎖存所述第三輸出數(shù)據(jù)和所述第 四輸出數(shù)據(jù)，輸出第五輸出數(shù)據(jù)和第六輸出數(shù)據(jù)，以使得外部輸入時鐘域的所述輸入數(shù)據(jù) 被同步到內(nèi)核時鐘域。
[0015] 實(shí)施時，所述第一鎖存數(shù)據(jù)的數(shù)據(jù)率和所述第二鎖存數(shù)據(jù)的數(shù)據(jù)率為所述輸入數(shù) 據(jù)的數(shù)據(jù)率的一半。
[0016] 實(shí)施時，所述第一動態(tài)鎖存比較器的結(jié)構(gòu)和所述第二動態(tài)鎖存比較器的結(jié)構(gòu)相 同；
[0017] 所述第一動態(tài)鎖存比較器包括求值NM0S晶體管，第一差分輸入NM0S晶體管、第二 差分輸入NM0S晶體管、第一預(yù)充電PM0S晶體管、第二預(yù)充電PM0S晶體管以及一對交叉耦 合的反相器；
[0018] 所述求值NM0S晶體管的柵極、所述第一預(yù)充電PM0S晶體管的柵極和所述第二預(yù) 充電PM0S晶體管的柵極接入時鐘信號；
[0019] 所述求值NM0S晶體管，源極接地，漏極與所述第一差分輸入NM0S晶體管的源極連 接；
[0020] 所述第一差分輸入NM0S晶體管，柵極接入正相輸入信號，源極與所述第二差分輸 入NM0S晶體管的源極連接；
[0021] 所述第二差分輸入NM0S晶體管，柵極接入反相輸入信號；
[0022] 所述一對交叉耦合的反相器包括第一反相NM0S晶體管、第二反相NM0S晶體管、第 一反相PM0S晶體管和第二反相PM0S晶體管；
[0023] 所述第一反相NM0S晶體管，柵極與所述第二反相NM0S晶體管的漏極連接，源極 與所述第一差分輸入NM0S晶體管的漏極連接，漏極與所述第一反相PM0S晶體管的漏極連 接；
[0024] 所述第二反相NM0S晶體管，柵極與所述第一反相NM0S晶體管的漏極連接；
[0025] 所述第一反相PM0S晶體管，柵極與所述第一反相NM0S晶體管的柵極連接，源極接 入高電平輸出端；
[0026] 所述第二反相PM0S晶體管，柵極與所述第二反相NM0S晶體管的柵極連接，漏極與 所述第二反相NM0S晶體管的漏極連接，源極接入高電平輸出端；
[0027] 所述第一預(yù)充電PM0S晶體管，源極接入高電平輸出端，漏極與所述第二反相NM0S 晶體管的柵極連接；
[0028] 所述第二預(yù)充電PM0S晶體管，源極接入高電平輸出端，漏極與所述第一反相NM0S 晶體管的柵極連接；
[0029] 所述第一反相NM0S晶體管的漏極輸出正相輸出信號；
[0030] 所述第二反相NM0S晶體管的漏極輸出反相輸出信號。
[0031] 實(shí)施時，所述延遲鎖相環(huán)包括鑒相器、電荷泵、低通濾波器、鎖定檢測器、偏置產(chǎn)生 電路，以及依次連接的第一級延遲單元、第二級延遲單元、第三級延遲單元、第四級延遲單 元、第五級延遲單元和第六級延遲單元；
[0032] 正輸入時鐘信號和負(fù)輸入時鐘信號輸入所述第一級延遲單兀；
[0033] 所述鑒相器，用于檢測參考時鐘信號和反饋時鐘信號的相位差，產(chǎn)生上升控制信 號和下降控制信號；
[0034] 所述參考時鐘信號為所述第一級延遲單元的正輸出時鐘信號，所述反饋時鐘信號 為所述第五級延遲單元的負(fù)輸出時鐘信號；
[0035] 所述延遲鎖相環(huán)的8個輸出時鐘信號分別為所述第二級延遲單元的正輸出時鐘 信號、所述第二級延遲單元的負(fù)輸出時鐘信號、第三級延遲單元的正輸出時鐘信號、所述第 三級延遲單元的負(fù)輸出時鐘信號、第四級延遲單元的正輸出時鐘信號、所述第四級延遲單 元的負(fù)輸出時鐘信號、第五級延遲單元的正輸出時鐘信號和所述第五級延遲單元的負(fù)輸出 時鐘信號；
[0036] 所述低通濾波器包括相互連接的開關(guān)晶體管和電容；
[0037] 所述電荷泵的輸出端通過所述電容接地；
[0038] 所述鎖定檢測器，用于打開所述開關(guān)晶體管，使得控制線的電壓上拉到高電平；所 述控制線與所述電荷泵的輸出端連接的線路；
[0039] 所述電荷泵，用于將所述上升控制信號和所述下降控制信號轉(zhuǎn)換為流過所述電容 的電流，輸出控制電壓；當(dāng)所述上升控制信號為高電平時，所述控制電壓升高，電壓控制延 遲線的延遲減少；當(dāng)所述下降控制信號為高電平時，所述控制電壓降低，電壓控制延遲線的 延遲增加；
[0040] 所述偏置產(chǎn)生電路，用于根據(jù)所述電荷泵輸出的控制電壓，為所述第一級延遲單 元、所述第二級延遲單元、所述第三級延遲單元、所述第四級延遲單元、所述第五級延遲單 元和所述第六級延遲單元提供正偏置電壓和負(fù)偏置電壓。
[0041] 實(shí)施時，所述相位選擇模塊包括：
[0042] 相位檢測電路，用于所述輸入時鐘信號和數(shù)模轉(zhuǎn)換器的內(nèi)核時鐘信號的相位差；
[0043] 控制邏輯電路，用于通過該相位差發(fā)出控制信號；
[0044] 選擇器，用于根據(jù)該相位差從所述8個輸出時鐘信號中選擇一輸出時鐘信號。
[0045] 與現(xiàn)有技術(shù)相比，本發(fā)明所述的高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路首先由動態(tài) 鎖存比較模塊鎖存外部輸入的數(shù)據(jù)，然后經(jīng)過三級D觸發(fā)器同步到數(shù)模轉(zhuǎn)換器內(nèi)核時鐘 域；延遲鎖相環(huán)鎖定外部輸入時鐘并產(chǎn)生八個不同相位的時鐘信號，根據(jù)數(shù)模轉(zhuǎn)換器內(nèi)核 時鐘與外部輸入時鐘的相位關(guān)系，控制相位選擇模塊選擇合適的時鐘信號觸發(fā)動態(tài)鎖存比 較模塊和D觸發(fā)器，將外部時鐘域的輸入數(shù)據(jù)同步到數(shù)模轉(zhuǎn)換器內(nèi)核時鐘域。

【專利附圖】

【附圖說明】
[0046] 圖1是本發(fā)明實(shí)施例所述的高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路的結(jié)構(gòu)框圖；
[0047] 圖2是本發(fā)明所述的高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路包括的鎖存比較器的 實(shí)施例的電路圖；
[0048] 圖3是本發(fā)明所述的高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路包括的延遲鎖相環(huán)的 實(shí)施例的結(jié)構(gòu)框圖；
[0049] 圖4是本發(fā)明實(shí)施例所述的高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路的工作時序圖。

【具體實(shí)施方式】
[0050] 本發(fā)明實(shí)施例所述的用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路將外部時鐘域的 輸入數(shù)據(jù)準(zhǔn)確地同步到數(shù)模轉(zhuǎn)換器內(nèi)核時鐘域，具有精度高及實(shí)現(xiàn)簡單等優(yōu)點(diǎn)。
[0051] 如圖1所示，本發(fā)明實(shí)施例所述的用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路，包 括延遲鎖相環(huán)11、動態(tài)鎖存比較模塊12、D觸發(fā)模塊和相位選擇模塊，其中，
[0052] 所述延遲鎖相環(huán)11，用于將與輸入數(shù)據(jù)同步的輸入時鐘信號轉(zhuǎn)換為8個輸出時鐘 信號，每相鄰的兩所述輸出時鐘信號之間的相位差為45度；
[0053] 所述動態(tài)鎖存比較模塊12,包括：
[0054] 第一動態(tài)鎖存比較器，用于利用與所述輸入時鐘信號相位差為90度的輸出時鐘 信號，鎖存所述輸入數(shù)據(jù)，輸出第一鎖存數(shù)據(jù)；
[0055] 以及，第二動態(tài)鎖存比較器，用于利用與所述輸入時鐘信號相位差為270度的輸 出時鐘信號，鎖存所述輸入數(shù)據(jù)，輸出第二鎖存數(shù)據(jù)；
[0056] 所述相位選擇模塊13,用于檢測所述輸入時鐘信號和數(shù)模轉(zhuǎn)換器的內(nèi)核時鐘信號 的相位差，并根據(jù)該相位差從所述8個輸出時鐘信號中選擇一輸出時鐘信號；
[0057] 所述D觸發(fā)模塊包括：
[0058] 第一級D觸發(fā)器141，用于利用所述延遲鎖相環(huán)11輸出的與所述輸入時鐘信號相 位差為180度和360度的時鐘信號，對并行的所述第一鎖存數(shù)據(jù)和所述第二鎖存數(shù)據(jù)進(jìn)行 鎖存，輸出并行的第一輸出數(shù)據(jù)和第二輸出數(shù)據(jù)；
[0059] 第二級D觸發(fā)器142,用于利用所述相位選擇模塊13選擇的輸出時鐘信號，鎖存所 述第一輸出數(shù)據(jù)和所述第二輸出數(shù)據(jù)，輸出并行的第三輸出數(shù)據(jù)和第四輸出數(shù)據(jù)；
[0060] 以及，第三級D觸發(fā)器143,用于利用所述內(nèi)核時鐘鎖存所述第三輸出數(shù)據(jù)和所述 第四輸出數(shù)據(jù)，輸出第五輸出數(shù)據(jù)和第六輸出數(shù)據(jù)，以使得外部輸入時鐘域的所述輸入數(shù) 據(jù)被同步到內(nèi)核時鐘域。
[0061] 本發(fā)明實(shí)施例所述的用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路首先由動態(tài)鎖存 比較模塊鎖存外部輸入的數(shù)據(jù)，然后經(jīng)過三級D觸發(fā)器同步到數(shù)模轉(zhuǎn)換器內(nèi)核時鐘域；延 遲鎖相環(huán)鎖定外部輸入時鐘并產(chǎn)生八個不同相位的時鐘信號，根據(jù)數(shù)模轉(zhuǎn)換器內(nèi)核時鐘與 外部輸入時鐘的相位關(guān)系，控制相位選擇模塊選擇合適的時鐘信號觸發(fā)動態(tài)鎖存比較模塊 和D觸發(fā)器，將外部時鐘域的輸入數(shù)據(jù)同步到數(shù)模轉(zhuǎn)換器內(nèi)核時鐘域。
[0062] 在該實(shí)施例中，所述動態(tài)鎖存比較模塊用來接收高速輸入數(shù)據(jù)，其時鐘由延遲鎖 相環(huán)提供；
[0063] 所述相位選擇模塊用來根據(jù)延遲鎖相環(huán)的輸出時鐘與數(shù)模轉(zhuǎn)換器內(nèi)核時鐘的相 位關(guān)系，選擇延遲鎖相環(huán)的八個輸出時鐘中合適的時鐘信號來觸發(fā)D觸發(fā)器；
[0064] 所述D觸發(fā)器利用時鐘上升沿鎖存數(shù)據(jù)，共有三級，第一級和第二級的觸發(fā)時鐘 由延遲鎖相環(huán)提供，第三級觸發(fā)時鐘為DAC (數(shù)模轉(zhuǎn)換器）內(nèi)核時鐘；
[0065] 對于每一位的數(shù)據(jù)接收采用兩個動態(tài)鎖存比較器，鎖存時鐘的相位相差180度， 采用2倍抽取的方式，輸入數(shù)據(jù)率降為原始數(shù)據(jù)率的0. 5倍。
[0066] 即所述第一鎖存數(shù)據(jù)的數(shù)據(jù)率和所述第二鎖存數(shù)據(jù)的數(shù)據(jù)率為所述輸入數(shù)據(jù)的 數(shù)據(jù)率的一半。本發(fā)明實(shí)施例采用兩個鎖存比較器接收一位數(shù)據(jù)而產(chǎn)生兩路并行數(shù)據(jù)，是 為了降低輸入的數(shù)據(jù)率（降為原來的〇. 5倍），降低了時鐘約束，增大了時鐘周期（增大到 原來的2倍），提高了電路容忍誤差的能力。
[0067] 在具體實(shí)施時，所述第一動態(tài)鎖存比較器的結(jié)構(gòu)和所述第二動態(tài)鎖存比較器的結(jié) 構(gòu)相同。
[0068] 如圖2所示，所述第一鎖存比較器和所述第二鎖存器分別包括求值 NMOS (N-Mental-〇xide-Semiconductor，N型金屬-氧化物-半導(dǎo)體）晶體管 N1， 第一差分輸入NMOS晶體管N2、第二差分輸入NMOS晶體管N3、第一預(yù)充電PMOS (P-Mental-〇xide-Semiconductor，P型金屬-氧化物-半導(dǎo)體）管P1、第二預(yù)充電PM0S晶 體管P2以及一對交叉耦合的反相器；
[0069] 所述求值NM0S晶體管N1的柵極、所述第一預(yù)充電PM0S晶體管P1的柵極和所述 第二預(yù)充電PM0S晶體管P2的柵極接入時鐘信號CLK ;
[0070] 所述求值NM0S晶體管N1，源極接地，漏極與所述第一差分輸入NM0S晶體管N2的 源極連接；
[0071] 所述第一差分輸入NM0S晶體管N2,柵極接入正相輸入信號Vin_P，源極與所述第 二差分輸入NM0S晶體管N3的源極連接；
[0072] 所述第二差分輸入NM0S晶體管N3,柵極接入反相輸入信號Vin_N ;
[0073] 所述一對交叉耦合的反相器包括第一反相NMOS晶體管Μ、第二反相NMOS晶體管 N5、第一反相PM0S晶體管P3和第二反相PM0S晶體管P4 ;
[0074] 所述第一反相NM0S晶體管N4,柵極與所述第二反相NM0S晶體管N5的漏極連接， 源極與所述第一差分輸入NM0S晶體管N2的漏極連接，漏極與所述第一反相PM0S晶體管P3 的漏極連接；
[0075] 所述第二反相NM0S晶體管N5,柵極與所述第一反相NM0S晶體管N4的漏極連接；
[0076] 所述第一反相PM0S晶體管P3,柵極與所述第一反相NM0S晶體管Μ的柵極連接， 源極接入高電平輸出端VDD ;
[0077] 所述第二反相PM0S晶體管Ρ4,柵極與所述第二反相NM0S晶體管Ν5的柵極連接， 漏極與所述第二反相NM0S晶體管N5的漏極連接，源極接入高電平輸出端VDD ;
[0078] 所述第一預(yù)充電PM0S晶體管P1，源極接入高電平輸出端VDD，漏極與所述第二反 相NM0S晶體管N5的柵極連接；
[0079] 所述第二預(yù)充電PM0S晶體管P2,源極接入高電平輸出端VDD，漏極與所述第一反 相NM0S晶體管Μ的柵極連接；
[0080] 所述第一反相NM0S晶體管Μ的漏極輸出正相輸出信號Vout_P ;
[0081] 所述第二反相NMOS晶體管的漏極輸出反相輸出信號Vout_N。
[0082] 在時鐘低電平階段，N1關(guān)斷，從而保證差分輸入不會影響到輸出，P1和P2打開使 得Vout_P和Vout_N被上拉至VDD，此時為復(fù)位狀態(tài)，即圖4中的RESET。在時鐘的上升沿， P1和P2關(guān)斷，N1導(dǎo)通，差分輸入對N2和N3有效，輸入信號之間的差在輸出節(jié)點(diǎn)上被放大。 交叉耦合的一對反相器根據(jù)輸入值翻轉(zhuǎn)到它的一個穩(wěn)定值，即輸出被保持。
[0083] 如圖3所示，所述延遲鎖相環(huán)包括鑒相器31、電荷泵32、低通濾波器、鎖定檢測器 34、偏置產(chǎn)生電路35和電壓控制延遲線；
[0084] 所述電壓控制延遲線包括依次連接的第一級延遲單元361、第二級延遲單元362、 第三級延遲單元363、第四級延遲單元364、第五級延遲單元365和第六級延遲單元366 ;
[0085] 正輸入時鐘信號和負(fù)輸入時鐘信號輸入所述第一級延遲單兀361 ;
[0086] 所述鑒相器31，用于檢測參考時鐘信號和反饋時鐘信號的相位差，產(chǎn)生上升控制 信號UP和下降控制信號DN ;
[0087] 所述參考時鐘信號為所述第一級延遲單元361的正輸出時鐘信號，所述反饋時鐘 信號為所述第五級延遲單兀365的負(fù)輸出時鐘信號；
[0088] 所述延遲鎖相環(huán)的8個輸出時鐘信號分別為所述第二級延遲單元362的正輸出時 鐘信號、所述第二級延遲單元362的負(fù)輸出時鐘信號、第三級延遲單元363的正輸出時鐘信 號、所述第三級延遲單元363的負(fù)輸出時鐘信號、第四級延遲單元364的正輸出時鐘信號、 所述第四級延遲單元364的負(fù)輸出時鐘信號、第五級延遲單元365的正輸出時鐘信號和所 述第五級延遲單元365的負(fù)輸出時鐘信號；
[0089] 所述低通濾波器包括相互連接的開關(guān)晶體管K和電容C ;
[0090] 所述電荷泵32的輸出端通過所述電容C接地；
[0091] 所述鎖定檢測器35,用于打開所述開關(guān)晶體管K，使得控制線的電壓上拉到高電 平VDD ;所述控制線與所述電荷泵32的輸出端連接的線路；
[0092] 所述電荷泵32,用于將所述上升控制信號UP和所述下降控制信號DN轉(zhuǎn)換為流過 所述電容C的電流，輸出控制電壓；當(dāng)所述上升控制信號UP為高電平時，所述控制電壓升 高，電壓控制延遲線的延遲減少；當(dāng)所述下降控制信號DN為高電平時，所述控制電壓降低， 電壓控制延遲線的延遲增加；
[0093] 所述偏置產(chǎn)生電路35,用于根據(jù)所述電荷泵32輸出的控制電壓，為所述第一級延 遲單元361、所述第二級延遲單元362、所述第三級延遲單元363、所述第四級延遲單元364、 所述第五級延遲單元365和所述第六級延遲單元366提供正偏置電壓V_PBIAS和負(fù)偏置電 壓 V_NBIAS。
[0094] 如圖3所示的延遲鎖相環(huán)在工作時，鑒相器檢測參考時鐘信號和反饋時鐘信號的 相位差，產(chǎn)生上升控制信號UP和下降控制信號DN。為了能夠避免鑒相死區(qū)存在，在復(fù)位信 號產(chǎn)生的路徑增加延遲時間，得到一個較寬的UP和DN。電荷泵的功能是將鑒相器的輸出轉(zhuǎn) 換為流過低通濾波器的電流，產(chǎn)生電壓。當(dāng)UP為高，電流充電輸出節(jié)點(diǎn)，輸出電容的電壓升 高，電壓控制延遲線的延遲減少。當(dāng)DN信號為高，電流源放電輸出節(jié)點(diǎn)，輸出電容的電壓降 低，電壓控制延遲線的延遲增加。電壓控制延遲線采用六級延遲單元，每一級延遲單元的輸 出時鐘為差分時鐘。第一級延遲單元和最后一級延遲單元作為dummy (冗余）單元，使中間 四級延遲單元的延遲一樣。本設(shè)計中選用中間四級差分延遲單元產(chǎn)生8個時鐘相位，將第 五級延遲單元的反相輸出時鐘反饋回鑒相器，與第一級延遲單元的正相輸出時鐘進(jìn)行相位 比較，最終對齊兩個時鐘輸出，得到八個相鄰相位差為45度的輸出時鐘。
[0095] 在圖3中，CLK_REF_P標(biāo)示正相參考時鐘信號，CLK_REF_N標(biāo)示反相參考時鐘信號。
[0096] 第一級和最后一級延遲單元作為dummy (冗余）單元，每一級延遲單元的輸出時鐘 為差分時鐘，即相位差為180度。第五級延遲單元的反相輸出時鐘與第一級延遲單元的正 相輸出時鐘對齊。以第一級延遲單元的正相輸出時鐘的相位為參考相位，則第二級延遲單 元的正相輸出時鐘Clkl和反相輸出時鐘Clk5的相位分別為45度和225度；第三級延遲單 元的正相輸出時鐘Clk2和反相輸出時鐘Clk6的相位分別為90度和270度；第四級延遲單 元的正相輸出時鐘Clk3和反相輸出時鐘Clk7的相位分別為135度和315度；第五級延遲 單元的正相輸出時鐘Clk4和反相輸出時鐘ClkO的相位分別為180度和360度（即0度）。 [0097] 當(dāng)發(fā)生諧波鎖定時，所述鎖定檢測器34的檢測輸出信號為0,此時電壓控制延遲 線的延遲時間最小，然后所述鎖定檢測器34的檢測輸出信號變?yōu)?，延遲鎖相環(huán)從最短延 遲時間重新開始鎖定外部輸入時鐘，達(dá)到一個延遲時鐘周期。
[0098] 利用鑒相器檢測輸入時鐘信號和DAC內(nèi)核時鐘的相位差，根據(jù)相位差并利用相位 選擇模塊從延遲鎖相環(huán)輸出的八個時鐘信號中選擇合適的時鐘信號觸發(fā)D觸發(fā)器。從而使 下一級采用數(shù)模轉(zhuǎn)換器內(nèi)核時鐘觸發(fā)的D觸發(fā)器的時序余量達(dá)到足夠大，能夠安全的鎖存 數(shù)據(jù)，而不會引起亞穩(wěn)態(tài)的產(chǎn)生。
[0099] 所述延遲鎖相環(huán)的輸出時鐘為與輸入時鐘鎖定對齊，輸出為八個相鄰相位差為45 度的時鐘信號。
[0100] 下面結(jié)合圖4詳細(xì)說明本發(fā)明實(shí)施例所述的同步電路的工作過程。首先利用延遲 鎖相環(huán)鎖定外部輸入時鐘信號SYN_CLK并產(chǎn)生8個相鄰相位差為45度的輸出時鐘信號，將 與輸入時鐘信號SYN_CLK相差90度和270度的兩個時鐘信號Clk2和Clk6輸入到兩路動 態(tài)鎖存比較器中，鎖存輸入數(shù)據(jù)。得到兩路數(shù)據(jù)率為〇. 5倍原始數(shù)據(jù)率的數(shù)據(jù) DATA_B。接著利用與輸入時鐘信號相差180度和360度時鐘Clk4和ClkO上升沿觸發(fā)第一 級D觸發(fā)器，鎖存動態(tài)比較器的輸出數(shù)據(jù)，得到并行數(shù)據(jù)DATA_C和DATA_D。接著需要把數(shù) 據(jù)同步到DAC內(nèi)核時鐘域。采用第二級D觸發(fā)器作為緩沖，利用相位檢測器檢測輸入時鐘 信號和DAC內(nèi)核時鐘C0RE_CLK的相位差，根據(jù)相位差并利用控制邏輯電路和選擇器從延遲 單元產(chǎn)生的八個時鐘中選擇合適的時鐘觸發(fā)第二級D觸發(fā)器，得到數(shù)據(jù)DATA_E和DATA_F。 最后采用內(nèi)核時鐘觸發(fā)第三級D觸發(fā)器，從而鎖存數(shù)據(jù)DATA_E和DATA_F，得到內(nèi)核時鐘域 的信號DATA_G和DATAJL數(shù)據(jù)DATA_E和DATA_F觸發(fā)時鐘的選擇采用相位檢測器，控制邏 輯電路和選擇器實(shí)現(xiàn)。為了保證前一級和下一級能夠正確的鎖存數(shù)據(jù)，將下一級D觸發(fā)器 的時鐘余量設(shè)置為前一級時鐘相位的±90度之內(nèi)，這樣下一級D觸發(fā)器能夠正確的鎖存前 一級數(shù)據(jù)。經(jīng)過動態(tài)鎖存比較器和三級D觸發(fā)器，外部輸入時鐘域的數(shù)據(jù)被正確地同步到 DAC內(nèi)核時鐘域。
[0101] 在圖4中，鎖存比較器在時鐘低電平的時候，如圖2所示，P3和P4打開，將Vout_ P和Vout_N上拉到VDD，此時即是復(fù)位狀態(tài)RESET。在圖4中，DATA(-3)到DATA2是輸入數(shù) 據(jù)在不同時間點(diǎn)的具體數(shù)據(jù)。根據(jù)時間先后，按數(shù)字大小排序，只是符號，不具備實(shí)際意義。
[0102] 相位檢測器用來檢測DAC內(nèi)核時鐘與延遲鎖相環(huán)的八個輸出時鐘的相位關(guān)系。當(dāng) 數(shù)據(jù)經(jīng)過了動態(tài)鎖存比較器和第一級D觸發(fā)器之后，數(shù)據(jù)與延遲鎖相環(huán)輸出時鐘的相位關(guān) 系已經(jīng)確定，因此相位檢測器的輸出結(jié)果即是數(shù)據(jù)與DAC內(nèi)核時鐘的相位關(guān)系。將數(shù)據(jù)和 DAC內(nèi)核時鐘的安全相位設(shè)置為90度之內(nèi)。當(dāng)數(shù)據(jù)和DAC內(nèi)核時鐘相位在0度?45度之 間，利用時鐘Clk2觸發(fā)第二級D觸發(fā)器來鎖存數(shù)據(jù)。當(dāng)數(shù)據(jù)和DAC內(nèi)核時鐘相位在45度? 90度之間，利用時鐘Clk3觸發(fā)第二級D觸發(fā)器來鎖存數(shù)據(jù)。當(dāng)數(shù)據(jù)和DAC內(nèi)核時鐘相位 在90度?135度之間，利用時鐘Clk4觸發(fā)第二級D觸發(fā)器來鎖存數(shù)據(jù)。當(dāng)數(shù)據(jù)和DAC內(nèi) 核時鐘相位在135度?180度之間，利用時鐘Clk5觸發(fā)第二級D觸發(fā)器來鎖存數(shù)據(jù)。當(dāng)數(shù) 據(jù)和DAC內(nèi)核時鐘相位在180度?225度之間，利用時鐘Clk6觸發(fā)第二級D觸發(fā)器來鎖存 數(shù)據(jù)。當(dāng)數(shù)據(jù)和DAC內(nèi)核時鐘相位在225度?270度之間，利用時鐘Clk7觸發(fā)第二級D觸 發(fā)器來鎖存數(shù)據(jù)。當(dāng)數(shù)據(jù)和DAC內(nèi)核時鐘相位在270度?315度之間，利用時鐘ClkO觸發(fā) 第二級D觸發(fā)器來鎖存數(shù)據(jù)。當(dāng)數(shù)據(jù)和DAC內(nèi)核時鐘相位在315度?360度之間，利用時 鐘Clkl觸發(fā)第二級D觸發(fā)器來鎖存數(shù)據(jù)。之后用DAC內(nèi)核時鐘觸發(fā)第三級D觸發(fā)器就可 以正確地鎖存前一級的數(shù)據(jù)，而不會產(chǎn)生亞穩(wěn)態(tài)。
[0103] 在具體實(shí)施時，所述相位選擇模塊包括：
[0104] 相位檢測電路，用于所述輸入時鐘信號和數(shù)模轉(zhuǎn)換器的內(nèi)核時鐘信號的相位差；
[0105] 控制邏輯電路，用于通過該相位差發(fā)出控制信號；
[0106] 選擇器，用于根據(jù)該相位差從所述8個輸出時鐘信號中選擇一輸出時鐘信號。
[0107] 由于DAC內(nèi)核時鐘是事先不知道的，不確定的，它與輸入時鐘的關(guān)系也不確定，而 輸入數(shù)據(jù)是由輸入時鐘通過延遲鎖相環(huán)產(chǎn)生的時鐘來鎖定的，因此DAC內(nèi)核時鐘與輸入數(shù) 據(jù)的關(guān)系也不確定，本發(fā)明實(shí)施例的目的就是找到輸入數(shù)據(jù)與DAC內(nèi)核時鐘的相位關(guān)系， 從而正確使DAC內(nèi)核時鐘正確鎖定輸入數(shù)據(jù)，不會出現(xiàn)亞穩(wěn)態(tài)，相位選擇模塊所做的工作 是檢測DAC內(nèi)核時鐘與延遲鎖相環(huán)時鐘的相位關(guān)系，而此時輸入數(shù)據(jù)經(jīng)過了鎖存比較器和 第一級D觸發(fā)器的鎖定，輸入數(shù)據(jù)與延遲鎖相環(huán)輸出時鐘的相位關(guān)系已經(jīng)確定，參考時序 圖中的DATA_A、DATA_B、DATA_C、DATA_D。因此相位選擇模塊實(shí)質(zhì)上檢測到了輸入數(shù)據(jù)與 DAC內(nèi)核時鐘的相位關(guān)系，然后選擇合適的時鐘觸發(fā)第二級D觸發(fā)器，選擇的依據(jù)就是保證 輸入數(shù)據(jù)與內(nèi)核時鐘在90度的相位余量內(nèi)。
[0108] 以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員 來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也 應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1. 一種用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路，其特征在于，包括延遲鎖相環(huán)、動態(tài) 鎖存比較模塊、D觸發(fā)模塊和相位選擇模塊，其中， 所述延遲鎖相環(huán)，用于將與輸入數(shù)據(jù)同步的輸入時鐘信號轉(zhuǎn)換為8個輸出時鐘信號， 每相鄰的兩所述輸出時鐘信號之間的相位差為45度； 所述動態(tài)鎖存比較模塊，包括： 第一動態(tài)鎖存比較器，用于利用與所述輸入時鐘信號相位差為90度的輸出時鐘信號， 鎖存所述輸入數(shù)據(jù)，輸出第一鎖存數(shù)據(jù)； 以及，第二動態(tài)鎖存比較器，用于利用與所述輸入時鐘信號相位差為270度的輸出時 鐘信號，鎖存所述輸入數(shù)據(jù)，輸出第二鎖存數(shù)據(jù)； 所述相位選擇模塊，用于檢測所述輸入時鐘信號和數(shù)模轉(zhuǎn)換器的內(nèi)核時鐘信號的相位 差，并根據(jù)該相位差從所述8個輸出時鐘信號中選擇一輸出時鐘信號； 所述D觸發(fā)模塊包括： 第一級D觸發(fā)器，用于利用所述延遲鎖相環(huán)輸出的與所述輸入時鐘信號相位差為180 度和360度的時鐘信號，對并行的所述第一鎖存數(shù)據(jù)和所述第二鎖存數(shù)據(jù)進(jìn)行鎖存，輸出 并行的第一輸出數(shù)據(jù)和第二輸出數(shù)據(jù)； 第二級D觸發(fā)器，用于利用所述相位選擇模塊選擇的輸出時鐘信號，鎖存所述第一輸 出數(shù)據(jù)和所述第二輸出數(shù)據(jù)，輸出并行的第三輸出數(shù)據(jù)和第四輸出數(shù)據(jù)； 以及，第三級D觸發(fā)器，用于利用所述內(nèi)核時鐘鎖存所述第三輸出數(shù)據(jù)和所述第四輸 出數(shù)據(jù)，輸出第五輸出數(shù)據(jù)和第六輸出數(shù)據(jù)，以使得外部輸入時鐘域的所述輸入數(shù)據(jù)被同 步到內(nèi)核時鐘域。
2. 如權(quán)利要求1所述的用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路，其特征在于，所述 第一鎖存數(shù)據(jù)的數(shù)據(jù)率和所述第二鎖存數(shù)據(jù)的數(shù)據(jù)率為所述輸入數(shù)據(jù)的數(shù)據(jù)率的一半。
3. 如權(quán)利要求2所述的用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路，其特征在于，所述 第一動態(tài)鎖存比較器的結(jié)構(gòu)和所述第二動態(tài)鎖存比較器的結(jié)構(gòu)相同； 所述第一動態(tài)鎖存比較器包括求值NMOS晶體管，第一差分輸入NMOS晶體管、第二差分 輸入NMOS晶體管、第一預(yù)充電PMOS晶體管、第二預(yù)充電PMOS晶體管以及一對交叉耦合的 反相器； 所述求值NMOS晶體管的柵極、所述第一預(yù)充電PMOS晶體管的柵極和所述第二預(yù)充電 PMOS晶體管的柵極接入時鐘信號； 所述求值NMOS晶體管，源極接地，漏極與所述第一差分輸入NMOS晶體管的源極連接； 所述第一差分輸入NMOS晶體管，柵極接入正相輸入信號，源極與所述第二差分輸入 NMOS晶體管的源極連接； 所述第二差分輸入NMOS晶體管，柵極接入反相輸入信號； 所述一對交叉耦合的反相器包括第一反相NMOS晶體管、第二反相NMOS晶體管、第一反 相PMOS晶體管和第二反相PMOS晶體管； 所述第一反相NMOS晶體管，柵極與所述第二反相NMOS晶體管的漏極連接，源極與所述 第一差分輸入NMOS晶體管的漏極連接，漏極與所述第一反相PMOS晶體管的漏極連接； 所述第二反相NMOS晶體管，柵極與所述第一反相NMOS晶體管的漏極連接； 所述第一反相PMOS晶體管，柵極與所述第一反相NMOS晶體管的柵極連接，源極接入高 電平輸出端； 所述第二反相PMOS晶體管，柵極與所述第二反相NMOS晶體管的柵極連接，漏極與所述 第二反相NMOS晶體管的漏極連接，源極接入高電平輸出端； 所述第一預(yù)充電PMOS晶體管，源極接入高電平輸出端，漏極與所述第二反相NMOS晶體 管的柵極連接； 所述第二預(yù)充電PMOS晶體管，源極接入高電平輸出端，漏極與所述第一反相NMOS晶體 管的柵極連接； 所述第一反相NMOS晶體管的漏極輸出正相輸出信號； 所述第二反相NMOS晶體管的漏極輸出反相輸出信號。
4. 如權(quán)利要求1所述的用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電路，其特征在于，所述 延遲鎖相環(huán)包括鑒相器、電荷泵、低通濾波器、鎖定檢測器、偏置產(chǎn)生電路，以及依次連接的 第一級延遲單元、第二級延遲單元、第三級延遲單元、第四級延遲單元、第五級延遲單元和 第六級延遲單元； 正輸入時鐘信號和負(fù)輸入時鐘信號輸入所述第一級延遲單兀； 所述鑒相器，用于檢測參考時鐘信號和反饋時鐘信號的相位差，產(chǎn)生上升控制信號和 下降控制信號； 所述參考時鐘信號為所述第一級延遲單元的正輸出時鐘信號，所述反饋時鐘信號為所 述第五級延遲單元的負(fù)輸出時鐘信號； 所述延遲鎖相環(huán)的8個輸出時鐘信號分別為所述第二級延遲單元的正輸出時鐘信號、 所述第二級延遲單元的負(fù)輸出時鐘信號、第三級延遲單元的正輸出時鐘信號、所述第三級 延遲單元的負(fù)輸出時鐘信號、第四級延遲單元的正輸出時鐘信號、所述第四級延遲單元的 負(fù)輸出時鐘信號、第五級延遲單元的正輸出時鐘信號和所述第五級延遲單元的負(fù)輸出時鐘 信號； 所述低通濾波器包括相互連接的開關(guān)晶體管和電容； 所述電荷泵的輸出端通過所述電容接地； 所述鎖定檢測器，用于打開所述開關(guān)晶體管，使得控制線的電壓上拉到高電平；所述控 制線與所述電荷泵的輸出端連接的線路； 所述電荷泵，用于將所述上升控制信號和所述下降控制信號轉(zhuǎn)換為流過所述電容的電 流，輸出控制電壓；當(dāng)所述上升控制信號為高電平時，所述控制電壓升高，電壓控制延遲線 的延遲減少；當(dāng)所述下降控制信號為高電平時，所述控制電壓降低，電壓控制延遲線的延遲 增加； 所述偏置產(chǎn)生電路，用于根據(jù)所述電荷泵輸出的控制電壓，為所述第一級延遲單元、所 述第二級延遲單元、所述第三級延遲單元、所述第四級延遲單元、所述第五級延遲單元和所 述第六級延遲單元提供正偏置電壓和負(fù)偏置電壓。
5. 如權(quán)利要求1至4中任一權(quán)利要求所述的用于高速數(shù)模轉(zhuǎn)換器的高速數(shù)據(jù)同步電 路，其特征在于，所述相位選擇模塊包括： 相位檢測電路，用于所述輸入時鐘信號和數(shù)模轉(zhuǎn)換器的內(nèi)核時鐘信號的相位差； 控制邏輯電路，用于通過該相位差發(fā)出控制信號； 選擇器，用于根據(jù)該相位差從所述8個輸出時鐘信號中選擇一輸出時鐘信號。
【文檔編號】H03L7/08GK104113342SQ201310628956
【公開日】2014年10月22日 申請日期:2013年11月28日 優(yōu)先權(quán)日:2013年11月28日
【發(fā)明者】劉馬良, 朱樟明, 丁瑞雪, 丁昊宇, 楊銀堂 申請人:西安電子科技大學(xué)